JPS5827271A - 乗算装置 - Google Patents
乗算装置Info
- Publication number
- JPS5827271A JPS5827271A JP12486881A JP12486881A JPS5827271A JP S5827271 A JPS5827271 A JP S5827271A JP 12486881 A JP12486881 A JP 12486881A JP 12486881 A JP12486881 A JP 12486881A JP S5827271 A JPS5827271 A JP S5827271A
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- Japan
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- complex
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- outputs
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06J—HYBRID COMPUTING ARRANGEMENTS
- G06J1/00—Hybrid computing arrangements
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Automation & Control Theory (AREA)
- Evolutionary Computation (AREA)
- Fuzzy Systems (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ディジタル信号伝送に用いられる・判定帰
還フィルタな構成する乗算装置に関する。
還フィルタな構成する乗算装置に関する。
ディジタル嵌送では、伝送路で生ずる符号量干渉を除去
する為に（適応）等化器が用いられる。その１つの形式
として受信側で判定した送信４号の推定瞭（以後判定結
果と呼ぶ）に基づいて干＃量を推定し、これを受信４号
から引き去ることにより干渉を除去する判定帰還フィル
タかある。判定帰還フィルタは第１図に示すように、判
定結果を入力とするｌ・ランスバーサルフィルタＬ減舞
器で構成され、その動作及び適応的にトランスバーサル
フィルタのタープＩ（みを調整する方法は各々以下の式
で記述される。
する為に（適応）等化器が用いられる。その１つの形式
として受信側で判定した送信４号の推定瞭（以後判定結
果と呼ぶ）に基づいて干＃量を推定し、これを受信４号
から引き去ることにより干渉を除去する判定帰還フィル
タかある。判定帰還フィルタは第１図に示すように、判
定結果を入力とするｌ・ランスバーサルフィルタＬ減舞
器で構成され、その動作及び適応的にトランスバーサル
フィルタのタープＩ（みを調整する方法は各々以下の式
で記述される。
Ｙｎ＝Ｘｎ−７ｃ （］）］
イ″−１−−α−Ａｎ−に−（Ｙｎ−Ａｎ） （３
）但しＸｎ： 時刻ｎにおける判定帰還フィルタ入力
、 Ｙｎ：〃〃出 力、 Ｚｎ：〃トランスバーサルフィ ルタ出力、 Ａ、ｎ：〃〃 〃 入力（判定結果） 耀：〃〃 〃 のに番目のタップ重み（ｋ＝ｌ−ｋｔ）α：修正係
数（正実数） 米：複素共役 尚、位相変調、直交振巾変調等を用いた伝送では上式の
大文字で示した変数は全て複素数（同相成分、直交成分
）で表現される。
イ″−１−−α−Ａｎ−に−（Ｙｎ−Ａｎ） （３
）但しＸｎ： 時刻ｎにおける判定帰還フィルタ入力
、 Ｙｎ：〃〃出 力、 Ｚｎ：〃トランスバーサルフィ ルタ出力、 Ａ、ｎ：〃〃 〃 入力（判定結果） 耀：〃〃 〃 のに番目のタップ重み（ｋ＝ｌ−ｋｔ）α：修正係
数（正実数） 米：複素共役 尚、位相変調、直交振巾変調等を用いた伝送では上式の
大文字で示した変数は全て複素数（同相成分、直交成分
）で表現される。
ジタル演算処理されるが、マイクロ波帯等の高速伝送で
は通常のディジタル演算処理で（２） 、 （３）式を
実行することは極めて困難である。本発明は読み出し専
用メモ＋３− （ＩＭ）Ｍ） を用いて（２１、（３
）式に現れる乗算結果を高速に得る装置を提供するもの
である。
は通常のディジタル演算処理で（２） 、 （３）式を
実行することは極めて困難である。本発明は読み出し専
用メモ＋３− （ＩＭ）Ｍ） を用いて（２１、（３
）式に現れる乗算結果を高速に得る装置を提供するもの
である。
以下に本発明のａ理について説明する。（８） 、 （
３）式に現れる乗算の特徴は乗数Ａ。が複素平面上の予
め定められた離散点のいづれかをとることである。例え
ば第２図に示すように８相位相変調では九 は、複素平
面上の単位円を８分割した点のいづれかであり、１６点
の直交振巾変調では４×４の格子上の点のいづれかをと
る。今、被乗数矧あるいはＹ。−Ｎが実数部０．７５．
虚数部−０，５という値を持っているとすると、第２図
二重丸で示した８相位相変調の４５ の点に対応する
Ａｎ −ｋ との乗算は通常のディジタル演算処理で
は’ｎ−に一吋＝（ユ＋ｔ−ｈｘ（ｏ、７ｓ＋ｔ（−０
，５））訓 Ｊ ２進数同志の４回の乗算（！：２回の加減算で実現され
る。本発明では’ｎ−ｋ に対応する数値２例えば面
上の離散点に番号付け、例えば８相位相変調ではＯ〜７
．全行い、この情報は２進表現された被乗数とをＩｔＯ
ＭのアドレスきしＣそのアドレスに対応する）ＤＭの内
容に乗算結果の実数部と虚数部を書き込んでおくことに
よりほぼメモリーの参照時間内で１回の複素数の乗算を
完了するものである。
３）式に現れる乗算の特徴は乗数Ａ。が複素平面上の予
め定められた離散点のいづれかをとることである。例え
ば第２図に示すように８相位相変調では九 は、複素平
面上の単位円を８分割した点のいづれかであり、１６点
の直交振巾変調では４×４の格子上の点のいづれかをと
る。今、被乗数矧あるいはＹ。−Ｎが実数部０．７５．
虚数部−０，５という値を持っているとすると、第２図
二重丸で示した８相位相変調の４５ の点に対応する
Ａｎ −ｋ との乗算は通常のディジタル演算処理で
は’ｎ−に一吋＝（ユ＋ｔ−ｈｘ（ｏ、７ｓ＋ｔ（−０
，５））訓 Ｊ ２進数同志の４回の乗算（！：２回の加減算で実現され
る。本発明では’ｎ−ｋ に対応する数値２例えば面
上の離散点に番号付け、例えば８相位相変調ではＯ〜７
．全行い、この情報は２進表現された被乗数とをＩｔＯ
ＭのアドレスきしＣそのアドレスに対応する）ＤＭの内
容に乗算結果の実数部と虚数部を書き込んでおくことに
よりほぼメモリーの参照時間内で１回の複素数の乗算を
完了するものである。
本発明の第１の実施例を第３図にしたがって詳細に説明
する。
する。
レジスタ１には番号付けを行う形で２進数に符号化され
たＡ。−ｋ 情報が格納される。通常は受信機の判定結
果は例えば８剃位相変調では０００〜１１１の３ビツト
に符号化されて出力されるので、レジスタ１はこれをそ
の才ま保持する。前記４５ ０点は００１である。アナ
ログ／ディジタル変換器Ｎ勺変換器２は、受信機から出
力されるｉ８！４差Ｙ。−九の実数部をディジタル情報
に変換する。同様にＡｌ１）変換器３はＹ。−”＋１
の虚数部をディジタル情報に変換する。例えば３ビ、・
トのＡ／Ｄ変換を考えると前記の数値例ではＡΔ）変換
器２の出力は０１１（０，７５”ｒ 、 Ａｌ１）変換
器３の出力は１１０ （−（１，５）となる。レジスタ
１．Ａｌ１）変換器２およびＮ小 変換器３の出力合計
９ビツトは几ＯＭ４のアドレス的に入力される。Ｉ（Ｊ
Ｊｖｌ ４には２Ｎ本の出力があり、００１０１１１１
０ （アドレス９４）に対応して１（０Ｍ４の出カバ（
５）式ニ対応する演ｎ′ＣはＮ本が０．２５．／／ ２
、他のＮ本が−１，２５ｖ’２の２進表示となる。他
のアドレスに関しても同様である。
たＡ。−ｋ 情報が格納される。通常は受信機の判定結
果は例えば８剃位相変調では０００〜１１１の３ビツト
に符号化されて出力されるので、レジスタ１はこれをそ
の才ま保持する。前記４５ ０点は００１である。アナ
ログ／ディジタル変換器Ｎ勺変換器２は、受信機から出
力されるｉ８！４差Ｙ。−九の実数部をディジタル情報
に変換する。同様にＡｌ１）変換器３はＹ。−”＋１
の虚数部をディジタル情報に変換する。例えば３ビ、・
トのＡ／Ｄ変換を考えると前記の数値例ではＡΔ）変換
器２の出力は０１１（０，７５”ｒ 、 Ａｌ１）変換
器３の出力は１１０ （−（１，５）となる。レジスタ
１．Ａｌ１）変換器２およびＮ小 変換器３の出力合計
９ビツトは几ＯＭ４のアドレス的に入力される。Ｉ（Ｊ
Ｊｖｌ ４には２Ｎ本の出力があり、００１０１１１１
０ （アドレス９４）に対応して１（０Ｍ４の出カバ（
５）式ニ対応する演ｎ′ＣはＮ本が０．２５．／／ ２
、他のＮ本が−１，２５ｖ’２の２進表示となる。他
のアドレスに関しても同様である。
上記の例では３ビットのＮ中震換器を考えたが、通常通
信の用途では信号のディジタル表示は少なく共６ビツト
程度の精度が必要である。若し〜生変換器を６ビ・トと
すれば’ＲＯＭのアトＬ／スは１５ビ、トとなり１（社
）Ｍ の容量は莫大となりでしまう。
信の用途では信号のディジタル表示は少なく共６ビツト
程度の精度が必要である。若し〜生変換器を６ビ・トと
すれば’ＲＯＭのアトＬ／スは１５ビ、トとなり１（社
）Ｍ の容量は莫大となりでしまう。
自動利得制御装置５は、この実施例が現実的規模で実施
される為に構成要素として導入したものでＹ、 −Ａｏ
の実数部又は虚数部がＡ／ｆ） 変換器のレンジを越
える場合にのみ、ん生変換襦のレンジ内に信号を減衰さ
せる。この繰作により３ビット程度のＡ／］）変換でも
、信号レベルに対しては６ビツト程度相当の精度を飴、
保出来る。これは、Ｙ、 −Ａ姐は誤差であり通常の動
作状態では、受信４号電力に比べ充分小さいこと及び、
（３）式で修正係数αがある為に自動利得制御装置の動
作が全体の特性にあまり影響を与えないことを利用した
ものである。
される為に構成要素として導入したものでＹ、 −Ａｏ
の実数部又は虚数部がＡ／ｆ） 変換器のレンジを越
える場合にのみ、ん生変換襦のレンジ内に信号を減衰さ
せる。この繰作により３ビット程度のＡ／］）変換でも
、信号レベルに対しては６ビツト程度相当の精度を飴、
保出来る。これは、Ｙ、 −Ａ姐は誤差であり通常の動
作状態では、受信４号電力に比べ充分小さいこと及び、
（３）式で修正係数αがある為に自動利得制御装置の動
作が全体の特性にあまり影響を与えないことを利用した
ものである。
一方（２）式の演算では演算精度が直接等化器の精度を
決定する為、第１の実施例の適用は困難である。
決定する為、第１の実施例の適用は困難である。
本発明の第２の実施例では第４図に示す様に２つの１（
１剃を用い１つはＡ、ｎ、と被乗数の実数部との乗算に
、他の１つはＡ。と被乗数の虚数部との演算に用い、２
つのＲＯＭの出力に対し加算を行うことにより礼 の複
素数の乗算結果を得るものである。第４図で、レジスタ
Ｉ、Ａ／Ｄ変換器２および３は第３図に示した第１の実
施例上同様である。
１剃を用い１つはＡ、ｎ、と被乗数の実数部との乗算に
、他の１つはＡ。と被乗数の虚数部との演算に用い、２
つのＲＯＭの出力に対し加算を行うことにより礼 の複
素数の乗算結果を得るものである。第４図で、レジスタ
Ｉ、Ａ／Ｄ変換器２および３は第３図に示した第１の実
施例上同様である。
１／ジスタＪの出力およびん生変換器２の出力はＲＯｂ
、４４のアドレスを構成し、レジスタ］、Ｊ：、Ｉ’ｌ
／Ｄ変撲器３の出力はＲ，ＯＭ ５のアドレスを構成す
る。
、４４のアドレスを構成し、レジスタ］、Ｊ：、Ｉ’ｌ
／Ｄ変撲器３の出力はＲ，ＯＭ ５のアドレスを構成す
る。
Ｈ，（、）Ｍ ４の２Ｎ本の出力の内Ｎ本にはＡ／Ｄ変
換器２の出力とＡ、、にとの積の実数部が、他のＮ本に
はＡ／Ｄ変換器２の出力とＡｒ＋−にの４″々の虚数部
が各々出力される。一方ＲＵＭ ５の２Ｎ本の出力の内
Ｎ本はＡ／Ｄ変換器３の出力と九 との積の実数部か、
他のＮ本にはＡ／］’）＃＃器３の出力とＡｎ−にとの
精の虚数部が出力される。Ｎビット加算器６はＩＪＩＭ
４およびＲＤＰ、ｉ ｓの実数部に対応するＮ本の出
力の和を吉り、加算器７は１のＭ４および］力Ｍ５の虚
数部に対応するＮ本の出力の和を吉る。加）Ｔ、器６お
よび加、停缶７の出力は各々Ａｎ−にと課との棺の実数
部および虚数部に対応する。
換器２の出力とＡ、、にとの積の実数部が、他のＮ本に
はＡ／Ｄ変換器２の出力とＡｒ＋−にの４″々の虚数部
が各々出力される。一方ＲＵＭ ５の２Ｎ本の出力の内
Ｎ本はＡ／Ｄ変換器３の出力と九 との積の実数部か、
他のＮ本にはＡ／］’）＃＃器３の出力とＡｎ−にとの
精の虚数部が出力される。Ｎビット加算器６はＩＪＩＭ
４およびＲＤＰ、ｉ ｓの実数部に対応するＮ本の出
力の和を吉り、加算器７は１のＭ４および］力Ｍ５の虚
数部に対応するＮ本の出力の和を吉る。加）Ｔ、器６お
よび加、停缶７の出力は各々Ａｎ−にと課との棺の実数
部および虚数部に対応する。
第１図は判定帰還フィルタの構成を示す図、第２図は本
発明の乗載の例である８剃位；１１変調および１６点直
交倣巾変調のデータ点記↑４を示す図、第３図は本発明
の第１の実施例を示ずブロック図、第４図は本発明の第
２の実施例ケ示すプロνり図である。 弔３図において１はレジスタ、２および３はＭ）変換器
、４はＲ（ｌｖｌ、５は自動利得制御装置でである。第
４図において１はレジスタ、２および３はん生変換器、
４および５はＲＯＭ１６および７は加力、器である。
発明の乗載の例である８剃位；１１変調および１６点直
交倣巾変調のデータ点記↑４を示す図、第３図は本発明
の第１の実施例を示ずブロック図、第４図は本発明の第
２の実施例ケ示すプロνり図である。 弔３図において１はレジスタ、２および３はＭ）変換器
、４はＲ（ｌｖｌ、５は自動利得制御装置でである。第
４図において１はレジスタ、２および３はん生変換器、
４および５はＲＯＭ１６および７は加力、器である。
Claims (1)
- 【特許請求の範囲】 １、複素平面上の離散点情報を乗数とし、同じく複素平
面上の任意の座標で表現される複素アナログ情報を被乗
数とし、複素乗算結果を出力する乗算装置において、複
素平面上の離散点に２進数で番号付けを行う符号器と、
複素アナログ情報の実数部および虚数部を各々ディジタ
ル情報に変換するアナログ／ディジタル変換器と、前記
符号器および前記アナログ／ディジタル変換器の出力に
得られる実数部および虚数部に対数又はその複素共役と
の任意の組合わせの１つに対応する複素ｇ算の結果の実
数部および虚数部の２進表現を前記記憶装置の出力に得
るように前記記憶装置の内容が決定されていることを特
徴とする乗算装置。 ２、 複素平面上の離散点情報を乗数とし、同じくる乗
錯装置において、複素平面上の離散点に２進数で番号付
けを行う符号器と複素アナログ情報の実数部および虚数
数を各々ディジタル情報に変換するアナログ／ディジタ
ル変換器と、前記符号器の出力および前記アナログ／デ
ィジタル変換器の実数部に対応する出力吉をアドレスと
する１番目の記憶装置と、前記符号器の出力および前記
アナログ／ディジタル変換器の虚数部に対応する出力と
をアドレスさする２番目の記憶装置と、前記１番目の記
憶装置の出力のうぢ実数部に対応する出力と前記２酢目
の記憶装置の出力のうち実数部に対応する出力との和を
とる加算器と、前記１番目の記憶装置の出力のうち虚数
部に対応する出力と前記２番目の記憶装置にの出力のう
ち虚数部に対応する出方との和をとる加算器とを備え前
記乗数又はその複素共役と前記被乗数又はその複素共役
との任意の組合わせの１つに対応する複素乗算結果の実
数部および虚数部を前記２の加算器の出力に得るように
前記２つのｌ己憶装置の内容が決定されていることを特
徴とする乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12486881A JPS5827271A (ja) | 1981-08-10 | 1981-08-10 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12486881A JPS5827271A (ja) | 1981-08-10 | 1981-08-10 | 乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5827271A true JPS5827271A (ja) | 1983-02-17 |
Family
ID=14896080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12486881A Pending JPS5827271A (ja) | 1981-08-10 | 1981-08-10 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827271A (ja) |
-
1981
- 1981-08-10 JP JP12486881A patent/JPS5827271A/ja active Pending
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