JPS5826051B2 - クロツク信号制御方式 - Google Patents
クロツク信号制御方式Info
- Publication number
- JPS5826051B2 JPS5826051B2 JP55187142A JP18714280A JPS5826051B2 JP S5826051 B2 JPS5826051 B2 JP S5826051B2 JP 55187142 A JP55187142 A JP 55187142A JP 18714280 A JP18714280 A JP 18714280A JP S5826051 B2 JPS5826051 B2 JP S5826051B2
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- Japan
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- flip
- clock signal
- reset
- flop circuit
- signal
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
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Description
【発明の詳細な説明】
本発明はクロック信号制御方式、特に伝搬速度の速いフ
リップ・フロップ回路群が使用されている電子計算機に
おいて、クロック信号とリセット信号とが同時に上記フ
リップ・フロップ回路に入力したとき、その出力が不定
となることを避けるため、クロック信号の入力を一時的
に停止させた状態の下でリセットを掛け、上記フリップ
・フロップ回路群を完全にリセット状態にするようにし
たクロック信号制御方式に関するものである。
リップ・フロップ回路群が使用されている電子計算機に
おいて、クロック信号とリセット信号とが同時に上記フ
リップ・フロップ回路に入力したとき、その出力が不定
となることを避けるため、クロック信号の入力を一時的
に停止させた状態の下でリセットを掛け、上記フリップ
・フロップ回路群を完全にリセット状態にするようにし
たクロック信号制御方式に関するものである。
近年の電子計算機においては演算速度を早めるため伝搬
速度の早いまた論理構造の簡略化されたフリップ・フロ
ップ回路が使用されている。
速度の早いまた論理構造の簡略化されたフリップ・フロ
ップ回路が使用されている。
これらのフリップ・フロップ回路は次のような動作を行
なう。
なう。
即ち当該フリップ・フロップ回路に対しクロック信号が
入力中にリセット信号が到来した場合、リセットが完全
に掛らずその出力が不定な状態となる。
入力中にリセット信号が到来した場合、リセットが完全
に掛らずその出力が不定な状態となる。
例えば第１図Ｂに示す如く、始端がＴｓ、終端がＴＥの
リセット信号が第１図Ａのリセット入力端子Ｒに入力さ
れた場合、上記リセット信号の終端−ＴＥがクロック信
号の到来時と一致しないときに限り、リセットが完全に
掛けられる。
リセット信号が第１図Ａのリセット入力端子Ｒに入力さ
れた場合、上記リセット信号の終端−ＴＥがクロック信
号の到来時と一致しないときに限り、リセットが完全に
掛けられる。
しかしリセット信号の伝搬が遅れ、例えばクロック信号
Ｃ４、Ｃ５の到来中にリセット信号の終端がＴ′Ｅ、Ｔ
″Ｅの如く一致すると、上記説明の如く、上記フリップ
・フロップ回路の出力は不定となり、フリップ・フロッ
プ回路のリセットが完全に掛けられた状態とならない事
態が発生する。
Ｃ４、Ｃ５の到来中にリセット信号の終端がＴ′Ｅ、Ｔ
″Ｅの如く一致すると、上記説明の如く、上記フリップ
・フロップ回路の出力は不定となり、フリップ・フロッ
プ回路のリセットが完全に掛けられた状態とならない事
態が発生する。
運転開始時電子計算機の回路全体のリセット、及び運転
中に発生する部分的なリセットは、上記クロック信号と
は無関係な形で、即ちクロック信号で同期がとられない
非同期的に行なわれるのが一般的である。
中に発生する部分的なリセットは、上記クロック信号と
は無関係な形で、即ちクロック信号で同期がとられない
非同期的に行なわれるのが一般的である。
この理由は電子計算機内に使用されている伺千伺万個の
フリップ・フロップ回路群に対しリセット信号を上記り
田ンク信号に同期させ、一度にリセットを掛けるように
すると、回路構成が複雑かつバード量が多くなるためで
ある。
フリップ・フロップ回路群に対しリセット信号を上記り
田ンク信号に同期させ、一度にリセットを掛けるように
すると、回路構成が複雑かつバード量が多くなるためで
ある。
従がって電子計算機内に使用されているフリップ・フロ
ップ回路群へのリセット信号の伝搬時間が区々となり、
第１図Ｂに示す如く、伝搬の遅れがほぼ零でリセット信
号’ｒｓ−ＴＢを受信するフリップ・フロップ回路や、
伝搬の遅れがｔｌ でリセット信号Ｔ′ｓ−Ｔ′Ｅを受
信するフリップ・フロップ回路や、伝搬の遅れがｔ２で
リセット信号Ｔ″ＳＴ′／Ｅを受信するフリップ・フロ
ップ回路等が存在する。
ップ回路群へのリセット信号の伝搬時間が区々となり、
第１図Ｂに示す如く、伝搬の遅れがほぼ零でリセット信
号’ｒｓ−ＴＢを受信するフリップ・フロップ回路や、
伝搬の遅れがｔｌ でリセット信号Ｔ′ｓ−Ｔ′Ｅを受
信するフリップ・フロップ回路や、伝搬の遅れがｔ２で
リセット信号Ｔ″ＳＴ′／Ｅを受信するフリップ・フロ
ップ回路等が存在する。
上記説明の如く、クロック信号が入力中にリセット信号
の終端が終るＴ′ＥやＴ′／Ｅのリセット信号を受信し
ているフリップ・フロップ回路はその出力が不定となる
。
の終端が終るＴ′ＥやＴ′／Ｅのリセット信号を受信し
ているフリップ・フロップ回路はその出力が不定となる
。
このようにフリップ・フロップ回路のリセット後の値が
不定であると、即ちリセットが完全に掛けられないと、
電子計算機は誤動作を起す原因の１つとなる。
不定であると、即ちリセットが完全に掛けられないと、
電子計算機は誤動作を起す原因の１つとなる。
本発明は、上記欠点を解決することを目的としており、
フリップ・フロップ回路をリセットするに当ってリセッ
トの対象となっているフリップ・フロップ回路群に入力
されているクロック信号を強制的に停止させ、リセット
信号の伝搬の最も遅いフリップ・フロップ回路が完全に
リセット状態にされるに足る充分な時間を経過した後、
上記停止させているクロック信号を再生するクロック信
号制御方式を提供することを目的としている。
フリップ・フロップ回路をリセットするに当ってリセッ
トの対象となっているフリップ・フロップ回路群に入力
されているクロック信号を強制的に停止させ、リセット
信号の伝搬の最も遅いフリップ・フロップ回路が完全に
リセット状態にされるに足る充分な時間を経過した後、
上記停止させているクロック信号を再生するクロック信
号制御方式を提供することを目的としている。
そしてそのため本発明のクロック信号制御方式はクロッ
ク信号入力中にリセット信号が到来しオン・オフするこ
とによってフリップ・フロップ回路の出力が定まらず不
定となる当該フリップ・フロップ回路を用いた電子計算
機において、上記フリップ・フロップ回路を同期して動
作させるためのクロック信号の通過状態を制御するゲー
トをそなえると共に、上記フリップ・フロップ回路をリ
セットさせるリセット信号を受信したとき上記ゲートを
閉じさせ、上記リセット信号を受信した後所定の経過時
間後に上記ゲートを開かせるように制御する制御回路を
設け、上記り田ンク信号を強制的に停止させた状態の下
で上記フリップ・フロップ回路に対しリセットを掛ける
ようにしたことを特徴としている。
ク信号入力中にリセット信号が到来しオン・オフするこ
とによってフリップ・フロップ回路の出力が定まらず不
定となる当該フリップ・フロップ回路を用いた電子計算
機において、上記フリップ・フロップ回路を同期して動
作させるためのクロック信号の通過状態を制御するゲー
トをそなえると共に、上記フリップ・フロップ回路をリ
セットさせるリセット信号を受信したとき上記ゲートを
閉じさせ、上記リセット信号を受信した後所定の経過時
間後に上記ゲートを開かせるように制御する制御回路を
設け、上記り田ンク信号を強制的に停止させた状態の下
で上記フリップ・フロップ回路に対しリセットを掛ける
ようにしたことを特徴としている。
以下第２図以降を参照しつつ説明する。
第２図は本発明に係るクロック信号制御方式の一実施例
回路構成、第３図は第２図の動作を説明するためのタイ
ムチャート図を示している。
回路構成、第３図は第２図の動作を説明するためのタイ
ムチャート図を示している。
第２図において、符号１はクロック信号入力端子、２は
リセット信号入力端子であって当該リセット信号入力端
子２に入力されるリセット信号は電子計算機内のリセッ
トの対象となっているフリップ・フロップ回路のすべて
に供給されている。
リセット信号入力端子であって当該リセット信号入力端
子２に入力されるリセット信号は電子計算機内のリセッ
トの対象となっているフリップ・フロップ回路のすべて
に供給されている。
３ないし７はフリップ・フロップ回路であってクロック
信号入力端子１に入力されるクロック信号Ａに同期化す
るためのものであり、上記リセットの対象となっている
フリップ・フロップ回路へ供給するためのクロック信号
Ａを制御するもの、８は遅延回路、９はクロック信号分
配回路であって、例えば負入力アンド・ゲート９−１．
・・・・・・９−Ｎ（ドライバ）から構成され、当該ク
ロック信号分配回路の出力、即ちクロック信号Ｂが上記
リセットの対象となるフリップ・フロップ回路に対して
クロック信号入力端子１から入力されるクロック信号Ａ
に換えて供給される。
信号入力端子１に入力されるクロック信号Ａに同期化す
るためのものであり、上記リセットの対象となっている
フリップ・フロップ回路へ供給するためのクロック信号
Ａを制御するもの、８は遅延回路、９はクロック信号分
配回路であって、例えば負入力アンド・ゲート９−１．
・・・・・・９−Ｎ（ドライバ）から構成され、当該ク
ロック信号分配回路の出力、即ちクロック信号Ｂが上記
リセットの対象となるフリップ・フロップ回路に対して
クロック信号入力端子１から入力されるクロック信号Ａ
に換えて供給される。
１０は負入力アンド・ゲート、１１．１２はアンド・ゲ
ートをそれぞれ表わしている。
ートをそれぞれ表わしている。
第２図の回路構成の動作を第３図のタイムチャート図を
用いて説明すると次のようである。
用いて説明すると次のようである。
即ちリセット信号入力端子２にバイ・レベルとなる始端
Ｔｓとロー・レベルとなる終端ＴＥとのリセット信号が
入力されると、当該リセット信号は電子計算機内のリセ
ットの対象となっている各フリップ・フロップ回路に伝
搬される。
Ｔｓとロー・レベルとなる終端ＴＥとのリセット信号が
入力されると、当該リセット信号は電子計算機内のリセ
ットの対象となっている各フリップ・フロップ回路に伝
搬される。
上記説明の如く電子計算機内には何千何万個のリセット
の対象となっているフリップ・フロップ回路が存在し、
リセット信号源から近いもの或は遠いもの種々雑多であ
り、リセット信号が上記各フリップ・フロップ回路に受
信される伝搬の遅れも様々である。
の対象となっているフリップ・フロップ回路が存在し、
リセット信号源から近いもの或は遠いもの種々雑多であ
り、リセット信号が上記各フリップ・フロップ回路に受
信される伝搬の遅れも様々である。
第３図において上記リセット信号の伝搬の遅れがｔ３で
あるもののリセット信号Ｔ′ｓ−Ｔ′Ｅが描かれており
、当該リセット信号がバイ・レベルに変化する点はＴＥ
とＴ′Ｅを結ぶ線上またはその延長線上にある。
あるもののリセット信号Ｔ′ｓ−Ｔ′Ｅが描かれており
、当該リセット信号がバイ・レベルに変化する点はＴＥ
とＴ′Ｅを結ぶ線上またはその延長線上にある。
一方リセット信号入力端子２に入力されたリセット信号
はフリヅプ・フロップ回路３に入力され、クロック信号
入力端子１に入力されたクロック信号Ａ１の立下がりで
当該フリップ・フロップ回路３は「オン」となる。
はフリヅプ・フロップ回路３に入力され、クロック信号
入力端子１に入力されたクロック信号Ａ１の立下がりで
当該フリップ・フロップ回路３は「オン」となる。
即ちフリップ・フロップ回路３の出力信号はロー・レベ
ルからバイ・レベルに変化する。
ルからバイ・レベルに変化する。
フリップ・フロップ回路３の出力信号は次段のフリップ
・フロップ回路４の入力となっており、次のクロック信
号Ａ２の立下がりで当該フリップ・フロップ回路４は「
オン」となる。
・フロップ回路４の入力となっており、次のクロック信
号Ａ２の立下がりで当該フリップ・フロップ回路４は「
オン」となる。
このようにフリップ・フロップ回路３，４，５゜６はク
ロック信号Ａに同期して順次「オン」となる。
ロック信号Ａに同期して順次「オン」となる。
ところで、フリップ・フロップ回路４が「オン」でかつ
フリップ・フロップ回路５がまだ「オフ」の状態、即ち
フリップ・フロップ回路４の出力信号がバイ・レベルの
状態にあり、かつフリップ・フロップ回路５の負の出力
信号がバイ・レベルの状態にあるとき、アンド・ゲート
１１の出力はバイ・レベルとなる。
フリップ・フロップ回路５がまだ「オフ」の状態、即ち
フリップ・フロップ回路４の出力信号がバイ・レベルの
状態にあり、かつフリップ・フロップ回路５の負の出力
信号がバイ・レベルの状態にあるとき、アンド・ゲート
１１の出力はバイ・レベルとなる。
そしてこのバイ・レベルの信号はフリップ・フロップ回
路７をセット状態にし、クロック信号Ａ３の立下がりで
当該フリップ・フロップ回路７の負の出力はバイ・レベ
ルとなる。
路７をセット状態にし、クロック信号Ａ３の立下がりで
当該フリップ・フロップ回路７の負の出力はバイ・レベ
ルとなる。
これにより負入力アンド・ゲート１０は閉じられ、その
結果クロック信号分配回路９からの出力は停止される。
結果クロック信号分配回路９からの出力は停止される。
即ち負入力アンド・ゲート１０が閉じられることによっ
て、クロック信号Ａ３以下のクロック信号Ａに対応する
クロック信号分配回路９から出力されるクロック信号Ｂ
３以下のクロック信号Ｂは上記負入力アンド・ゲート１
０が開くまで発生しなくなる。
て、クロック信号Ａ３以下のクロック信号Ａに対応する
クロック信号分配回路９から出力されるクロック信号Ｂ
３以下のクロック信号Ｂは上記負入力アンド・ゲート１
０が開くまで発生しなくなる。
次にリセット信号入力端子２に入力されているリセット
信号がバイ・レベルからロー・レベルへ変化すると、即
ち第３図のＴＥになると、フリップ・フロップ回路３へ
の入力はロー・レベルとなりクロック信号Ａ３の立下が
りで当該フリップ・フロップ回路３は「オフ」となる。
信号がバイ・レベルからロー・レベルへ変化すると、即
ち第３図のＴＥになると、フリップ・フロップ回路３へ
の入力はロー・レベルとなりクロック信号Ａ３の立下が
りで当該フリップ・フロップ回路３は「オフ」となる。
従がって次段のフリップ・フロップ回路４も次のクロッ
ク信号Ａ４の立下がりで「オフ」となる。
ク信号Ａ４の立下がりで「オフ」となる。
以下同様にしてフリップ・フロップ回路５，６も順次「
オフ」となる。
オフ」となる。
今フリップ・フロップ回路３，４．５が順次「オフ」と
なり、かつフリップ・フロップ回路６が「オン」になっ
ているとき、即ちフリップ・フロップ回路５の負の出力
信号がバイ・レベルの状態にあり、かつフリップ・フロ
ップ回路６の出力信号がバイ・レベルの状態にあるとき
、アンド・ゲ゛−ト１２の出力はバイ・レベルとなる。
なり、かつフリップ・フロップ回路６が「オン」になっ
ているとき、即ちフリップ・フロップ回路５の負の出力
信号がバイ・レベルの状態にあり、かつフリップ・フロ
ップ回路６の出力信号がバイ・レベルの状態にあるとき
、アンド・ゲ゛−ト１２の出力はバイ・レベルとなる。
このバイ・レベルの信号により遅延回路８が駆動され、
所定時間遅延されたバイ・レベルの信号がフリップ・フ
ロップ回路７をリセット状態にする。
所定時間遅延されたバイ・レベルの信号がフリップ・フ
ロップ回路７をリセット状態にする。
これによりクロック信号ＡＩでフリップ・フロップ回路
７の負の出力はバイ・レベルからロー・レベルに反転し
、負入力ナンド・ゲート１０を開かせる。
７の負の出力はバイ・レベルからロー・レベルに反転し
、負入力ナンド・ゲート１０を開かせる。
従がって次のクロック信号Ａ８に対応するクロック信号
Ｂ８がクロック信号分配回路９から出力され、以後クロ
ック信号Ａに対応するクロック信号Ｂが発生する。
Ｂ８がクロック信号分配回路９から出力され、以後クロ
ック信号Ａに対応するクロック信号Ｂが発生する。
ここで遅延回路８における遅延時間は電子計算機内のリ
セットの対象となっているフリップ・フロップ回路ヘリ
セット信号の伝搬の遅れを考慮した充分に長い遅延時間
が選ばれる。
セットの対象となっているフリップ・フロップ回路ヘリ
セット信号の伝搬の遅れを考慮した充分に長い遅延時間
が選ばれる。
即ち上記リセットの対象となっているフリップ・フロッ
プ回路に対し完全にリセットを掛けるため、例えば第３
図において最もリセット信号の伝搬が遅れるフリップ・
フロップ回路へのリセット信号がＴ′ｓ−Ｔ′。
プ回路に対し完全にリセットを掛けるため、例えば第３
図において最もリセット信号の伝搬が遅れるフリップ・
フロップ回路へのリセット信号がＴ′ｓ−Ｔ′。
であるとしたとき、当該リセット信号の終端Ｔ′Ｅが上
記遅延回路８の遅延時間内にまたはそれ以前にくるよう
に選ばれる。
記遅延回路８の遅延時間内にまたはそれ以前にくるよう
に選ばれる。
遅延回路８の遅延時間を上記の如く選定することにより
、電子計算機内のリセットの対象となっているフリップ
・フロップに対しリセット信号が到来したときクロック
信号Ｂは停止しているから完全にリセットが掛けられ、
リセット完了後の上記フリップ・フロップ回路の出力は
不定となることはなく一定方向に整えられる。
、電子計算機内のリセットの対象となっているフリップ
・フロップに対しリセット信号が到来したときクロック
信号Ｂは停止しているから完全にリセットが掛けられ、
リセット完了後の上記フリップ・フロップ回路の出力は
不定となることはなく一定方向に整えられる。
以上説明した如く、本発明によれば、電子計算機内のリ
セットの対象となっているフリップ・フロップ回路に対
し一時的かつ強制的にクロック信号の入力が停止され、
クロック信号の入力がない状態の下でリセット信号が到
来するので、リセットが完全に掛けられることが可能と
なり、従がって電子計算機のリセットの不完全さに起因
する誤動作が発生しなくなる。
セットの対象となっているフリップ・フロップ回路に対
し一時的かつ強制的にクロック信号の入力が停止され、
クロック信号の入力がない状態の下でリセット信号が到
来するので、リセットが完全に掛けられることが可能と
なり、従がって電子計算機のリセットの不完全さに起因
する誤動作が発生しなくなる。
第１図Ａはフリップ・フロップ回路の入出力を説明する
説明図、第１図Ｂはリセット信号の伝搬の遅れからクロ
ック信号が入力中にリセット信号も到来することがある
ことを説明しているタイムチャート図、第２図は本発明
に係るクロック信号制御方式の一実施例回路構成、第３
図は第２図の動作を説明するためのタイムチャート図を
示している。 図中、符号１はクロック信号入力端子、２はリセット信
号入力端子、３ないし７はフリップ・フロップ回路、８
は遅延回路、９はクロック信号分配回路、１０は負入力
アンド・ゲート、１１゜１２はアンド・ゲートをそれぞ
れ表わしている。
説明図、第１図Ｂはリセット信号の伝搬の遅れからクロ
ック信号が入力中にリセット信号も到来することがある
ことを説明しているタイムチャート図、第２図は本発明
に係るクロック信号制御方式の一実施例回路構成、第３
図は第２図の動作を説明するためのタイムチャート図を
示している。 図中、符号１はクロック信号入力端子、２はリセット信
号入力端子、３ないし７はフリップ・フロップ回路、８
は遅延回路、９はクロック信号分配回路、１０は負入力
アンド・ゲート、１１゜１２はアンド・ゲートをそれぞ
れ表わしている。
Claims (1)
- １ クロック信号入力中にリセット信号が到来しオン・
オフすることによってフリップ・フロップ回路の出力が
定まらず不定となる当該フリップ・フロップ回路を用い
た電子計算機において、上記フリップ・フロップ回路を
同期して動作させるためのクロック信号の通過状態を制
御するゲートをそなえると共に、上記フリップ・フロッ
プ回路をリセットさせるリセット信号を受信したとき上
記ゲートを閉じさせ、上記リセット信号を受信した後所
定の経過時間後に上記ゲートを開かせるように制御回路
を設け、上記クロック信号を強制的に停止させた状態の
下で上記フリップ・フロップ回路に対しリセットを掛け
るようにしたことを特徴とするクロック信号制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187142A JPS5826051B2 (ja) | 1980-12-25 | 1980-12-25 | クロツク信号制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187142A JPS5826051B2 (ja) | 1980-12-25 | 1980-12-25 | クロツク信号制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57108911A JPS57108911A (en) | 1982-07-07 |
| JPS5826051B2 true JPS5826051B2 (ja) | 1983-05-31 |
Family
ID=16200850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55187142A Expired JPS5826051B2 (ja) | 1980-12-25 | 1980-12-25 | クロツク信号制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5826051B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4955484B2 (ja) | 2007-08-24 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 回路設計装置、回路設計方法、及び、回路設計プログラム |
-
1980
- 1980-12-25 JP JP55187142A patent/JPS5826051B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57108911A (en) | 1982-07-07 |
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