JPS5824953A - メモリ制御方式 - Google Patents
メモリ制御方式Info
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- JPS5824953A JPS5824953A JP12244881A JP12244881A JPS5824953A JP S5824953 A JPS5824953 A JP S5824953A JP 12244881 A JP12244881 A JP 12244881A JP 12244881 A JP12244881 A JP 12244881A JP S5824953 A JPS5824953 A JP S5824953A
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- processor
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- address space
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ制御方式に関するものであり、更に詳細
にはプロセッサの持つ単一アドレス空間にプログラムメ
モリとＣＲＴ用リフすツシエメモリとが貴ツブされる情
報ＩＩ！ｌ理装置において、アドレス空間を実質的に拡
張するメモリ制御方式に関するものである。
にはプロセッサの持つ単一アドレス空間にプログラムメ
モリとＣＲＴ用リフすツシエメモリとが貴ツブされる情
報ＩＩ！ｌ理装置において、アドレス空間を実質的に拡
張するメモリ制御方式に関するものである。
１１Ｅ１図ｔ’ｊＣＲＴリフレッシ−メモリを具備する
システムのブロック図である。図中ＩＶｉプロセッサ２
が有する内部パスであって、この内部パス１はアドレス
・データ・コントロールの為の禅数本のラインにより構
成される。このアドレスラインは１６ビツト相当の本数
からなり、よってゾロセｔＴ２Ｆ１６４にピットのアド
レス空間を持つ。６◆４ＦｉＲＯＭを示す。ＲＯＭ ５
にはローディングプログラム等が格納されているものと
する。ＲＯＭ４け制御プログラムが格納される領域ゼあ
る。
システムのブロック図である。図中ＩＶｉプロセッサ２
が有する内部パスであって、この内部パス１はアドレス
・データ・コントロールの為の禅数本のラインにより構
成される。このアドレスラインは１６ビツト相当の本数
からなり、よってゾロセｔＴ２Ｆ１６４にピットのアド
レス空間を持つ。６◆４ＦｉＲＯＭを示す。ＲＯＭ ５
にはローディングプログラム等が格納されているものと
する。ＲＯＭ４け制御プログラムが格納される領域ゼあ
る。
Ｘ
５φ６はＲＡＭを示し、このＲＡＭ５・６は？−中７グ
エリアとして割り当てられている。７ハＣＲ’！’リフ
レツシ為メモ！Ｊ、５ＦｉｃＲＴコントローラ、９Ｆｉ
ＣＲ’ｌ’を各々示す。
エリアとして割り当てられている。７ハＣＲ’！’リフ
レツシ為メモ！Ｊ、５ＦｉｃＲＴコントローラ、９Ｆｉ
ＣＲ’ｌ’を各々示す。
ＲＯＭ３・４、ＲＡＭ５・６、ＣＲＴリフレッシ為メ子
メモリ−プロセッサ２のアドレス空間の範囲内でアドレ
ス空間が割り当てられる。
メモリ−プロセッサ２のアドレス空間の範囲内でアドレ
ス空間が割り当てられる。
そこで、従来のアドレス′空間の割り当て方を第２図を
参照して説明する。
参照して説明する。
第２図は従来のアドレス空間の割り当て方によるメモリ
マツプの１例である。図示の如＜ 、ｏｏｏ。
マツプの１例である。図示の如＜ 、ｏｏｏ。
［Ｈコ番地から１６にバイトがＲＯＭ３に、４０００［
ＦＩ］番地から１６にバイトがＲＯＭ４に、８０００［
Ｈコ番地から１６にバイトがＲＡＭ５に、ＣＤ０Ｏ「Ｈ
コ番地から８にバイトがＲＡＭ６に、 ｇｏｏ。
ＦＩ］番地から１６にバイトがＲＯＭ４に、８０００［
Ｈコ番地から１６にバイトがＲＡＭ５に、ＣＤ０Ｏ「Ｈ
コ番地から８にバイトがＲＡＭ６に、 ｇｏｏ。
［Ｈコ番地からｐｔｒｉｒＦｒＨＪ番地までがＣＲＴリ
フレッシ島メ子メモリ７り当てられている。（合計６４
ＫＢのアドレス空間） ところで近年ソフトウェアが大型化する傾向にあり、プ
ログラム用メモリ（ＲＯＭ３・４及びＲＡＭ５・６）に
対して６４にバイト程度のアドレス空間を確保する必要
がある。
フレッシ島メ子メモリ７り当てられている。（合計６４
ＫＢのアドレス空間） ところで近年ソフトウェアが大型化する傾向にあり、プ
ログラム用メモリ（ＲＯＭ３・４及びＲＡＭ５・６）に
対して６４にバイト程度のアドレス空間を確保する必要
がある。
父、ＣＲＴ９０文字数も多くなる傾向にあシ、この文字
数の増加に比例して、ＣＲＴリフレッシ為メセメモリ７
しても１６にバイト程度のアドレス空間を確保する必要
性がある。特にグラフィック表示を行なう為には巖籠で
もこの程度の容量は必要となる。
数の増加に比例して、ＣＲＴリフレッシ為メセメモリ７
しても１６にバイト程度のアドレス空間を確保する必要
性がある。特にグラフィック表示を行なう為には巖籠で
もこの程度の容量は必要となる。
しかしながら、プロセッサ２の持つアｒレス空間ＫＦｉ
一定の物理的制限があり、システム設計上大きな制約と
なっている。
一定の物理的制限があり、システム設計上大きな制約と
なっている。
本発明はこのような現状に鑑みなされたものであり、そ
の目的Ｆｉａ定のアドレス空間に複数のメモリ領域を割
り当てることを可能ならしめることＫより、アドレス空
間を実質的に拡張できるメモリ制御方式を１することを
目的とする。
の目的Ｆｉａ定のアドレス空間に複数のメモリ領域を割
り当てることを可能ならしめることＫより、アドレス空
間を実質的に拡張できるメモリ制御方式を１することを
目的とする。
以下、脂漏を参照し本発明の一実施例を詳細に説明する
。
。
第３図・第４図は本発明によるメモリマツプの１例を示
し、第５図はメモリ制御回路の１例を示す。
し、第５図はメモリ制御回路の１例を示す。
第３図・第４図に示される如く、本実施例においては、
ＲＯＭ！ｔＫｆ１００００［Ｈコｌ１ｍカラ１６ ＫＡ
バイト、ＲＡＭ５に＃′ｊ８０００［Ｈコ番地から１６
Ｘバイト力！ＲＡＭ６ＫＨＣＯＯＯ［Ｈコ番地から１６
にバイトが、そしてＲＯＭ４とＣＲＴす７レツシ暴メモ
リ７Ｋｔ；ｊ各々４０００［Ｉ（コ番地から１６にバイ
トが割シ当てられている。この内、第３図けＲＯＭ４ｔ
−リードオンリメモリとして使用し、かつ、ＣＲＴリフ
レッシ島メ子メモリ７′ｆライトオンリメモリて使用す
るモーｒを示し、逆に第４図ｕＲ０Ｍ４をライトオンリ
メモリとして使用し、かつ、ＣＲＴリフレッシ為メセメ
モリ７−トオンリメモリとして使用するモーＰを示す。
ＲＯＭ！ｔＫｆ１００００［Ｈコｌ１ｍカラ１６ ＫＡ
バイト、ＲＡＭ５に＃′ｊ８０００［Ｈコ番地から１６
Ｘバイト力！ＲＡＭ６ＫＨＣＯＯＯ［Ｈコ番地から１６
にバイトが、そしてＲＯＭ４とＣＲＴす７レツシ暴メモ
リ７Ｋｔ；ｊ各々４０００［Ｉ（コ番地から１６にバイ
トが割シ当てられている。この内、第３図けＲＯＭ４ｔ
−リードオンリメモリとして使用し、かつ、ＣＲＴリフ
レッシ島メ子メモリ７′ｆライトオンリメモリて使用す
るモーｒを示し、逆に第４図ｕＲ０Ｍ４をライトオンリ
メモリとして使用し、かつ、ＣＲＴリフレッシ為メセメ
モリ７−トオンリメモリとして使用するモーＰを示す。
尚、以後は第３図のモードをモーｒＯと、第４図のモー
ドをモーｒ１と称する。
ドをモーｒ１と称する。
先ス、モード０罠ついて考えろ。
ＲＯＭ４は制御プログラムが格納される領域であるので
、プログラムが格納された後、システムが通常の動作を
行なっている限り、プロセッサ２ＦｉＲＯＭ４に関して
はリード動作を行なうのみである。一方、ＣＲＴリフレ
ッシエメモリ７に対するリード動作に一般にＦｉｃＲＴ
コントローラ８によって行なわれ、プロセッサ２はりフ
レツシエ動作（即ち書き込み動作）のみを行なうのが一
般的である。モード０けこの様な一般的なモーＰを想定
しているものであり、モード０において４０００ｒＨ］
番地〜７ＦＦＦ［Ｈコ番地までがアドレス指定され大場
合、リーＰサイクルであればＲＯＭ４が、ライトサイク
ルであればＣＲＴリフレッシェメモリ７が選択される様
になされている。
、プログラムが格納された後、システムが通常の動作を
行なっている限り、プロセッサ２ＦｉＲＯＭ４に関して
はリード動作を行なうのみである。一方、ＣＲＴリフレ
ッシエメモリ７に対するリード動作に一般にＦｉｃＲＴ
コントローラ８によって行なわれ、プロセッサ２はりフ
レツシエ動作（即ち書き込み動作）のみを行なうのが一
般的である。モード０けこの様な一般的なモーＰを想定
しているものであり、モード０において４０００ｒＨ］
番地〜７ＦＦＦ［Ｈコ番地までがアドレス指定され大場
合、リーＰサイクルであればＲＯＭ４が、ライトサイク
ルであればＣＲＴリフレッシェメモリ７が選択される様
になされている。
次にモー）′１について考える。
ＲＯＭ４に対し制御プログラムをローＰする場合、プｏ
−にνす２はＲＯＭ２に関してはライト動作を行なうの
みである。−万、ＣＲＴリフレッシ為メモ９７に関して
も、表示文字や表示パターンのチェック時にプロセッサ
２による読み出しがなされる場合がある。モード１はこ
の様なモーｒを想定したものであり、モード１において
４０００ ［ＴＨ］番地〜７ｙｙｙ［ａｌｉｔ地までが
アドレス指定された場合、リーｒサイクルであればＣＲ
Ｔす７レツシ島メモリ７が、ライトサイクルであれはＲ
ＯＭ４が選択される様になされている。
−にνす２はＲＯＭ２に関してはライト動作を行なうの
みである。−万、ＣＲＴリフレッシ為メモ９７に関して
も、表示文字や表示パターンのチェック時にプロセッサ
２による読み出しがなされる場合がある。モード１はこ
の様なモーｒを想定したものであり、モード１において
４０００ ［ＴＨ］番地〜７ｙｙｙ［ａｌｉｔ地までが
アドレス指定された場合、リーｒサイクルであればＣＲ
Ｔす７レツシ島メモリ７が、ライトサイクルであれはＲ
ＯＭ４が選択される様になされている。
第５囮は上記本発明を実現する為のメモリ選択回路の１
例を示すものであり、図中１１はデコーダ、１２はＤ−
フリップフロップ、ｊ５Ｖｉセレクタを各々示している
。
例を示すものであり、図中１１はデコーダ、１２はＤ−
フリップフロップ、ｊ５Ｖｉセレクタを各々示している
。
デコーダ１１は入出力制御信号ｒＴ／ＭがｒＬＪとなる
ことによりイネーブルされ、アドレスの上位２ピツ）Ａ
１４及びＡ１５によりチップセレクトをする為のもので
ある。
ことによりイネーブルされ、アドレスの上位２ピツ）Ａ
１４及びＡ１５によりチップセレクトをする為のもので
ある。
デコーダ１１の真理値表を第１表に示す。
＃！１表及び第５図から明らかな様に、アｒレス信号の
上位２ビツト（人口ｓ 人１１ ）＝（’１− Ｌ）嘴
にセレクタ６がイネーブルされ、それ以外の時はＲＯＭ
３、ＲＡＭ５、ＲＡＭ６が適宜選択される様になされて
いる。
上位２ビツト（人口ｓ 人１１ ）＝（’１− Ｌ）嘴
にセレクタ６がイネーブルされ、それ以外の時はＲＯＭ
３、ＲＡＭ５、ＲＡＭ６が適宜選択される様になされて
いる。
Ｄ−フリップフロップ１２Ｖｉモード設定の為のもので
あシ、プロセッサ２から供給されるモード指定信号ＤＴ
ｊによりモーｒ設定信号ＭＯＤＫｉ出力する様になされ
ている。尚、申ｌ０ＰＴけメモリサイクルのタイミング
信号であり、Ｄ−７リツプフロツプ１２に対してクロッ
ク大刀されている。又、モード設定信号ＭＯＤＩＣＦｉ
、モーＰｏの時に［Ｈユモー２１の時に［、Ｊとなる様
になされている。
あシ、プロセッサ２から供給されるモード指定信号ＤＴ
ｊによりモーｒ設定信号ＭＯＤＫｉ出力する様になされ
ている。尚、申ｌ０ＰＴけメモリサイクルのタイミング
信号であり、Ｄ−７リツプフロツプ１２に対してクロッ
ク大刀されている。又、モード設定信号ＭＯＤＩＣＦｉ
、モーＰｏの時に［Ｈユモー２１の時に［、Ｊとなる様
になされている。
デコーダ１１Ｆｉ具体的に＃′ｉ例えば第６図の様なａ
１ｍ回路で構成されており、第２表に示される様な真理
値表に従って動作する。
１ｍ回路で構成されており、第２表に示される様な真理
値表に従って動作する。
尚、１１！！込み制御信号ＭＷＲ及び読み出し制御信号
Ｍ’ＲＤＦｉともにハイアクティブであり、チップセレ
クト信号ＩＹ−２Ｙｔｊローアクティブでおる。
Ｍ’ＲＤＦｉともにハイアクティブであり、チップセレ
クト信号ＩＹ−２Ｙｔｊローアクティブでおる。
第２表
第２表及び第６図から明らかな様に、モード０ ・
において書き込み制御信号ＭＷＲがアクティブになると
ＣＲＴす７レツシ島メモリ７が選択され、逆に読み出し
制御信号ＭＲＤがアクティブになるとＲＯＭ４が選択さ
れる様になされている。父、モーＰ１において書き込み
制御信号ＭＷＲがアクティブになるとＲＯＭ４が選択さ
れ、逆に読み出 ゛し制御信号ＭＲＤがアクティブ
になると、ＣＲＴリフレッシ１メモリ７が選択される様
になされている。
において書き込み制御信号ＭＷＲがアクティブになると
ＣＲＴす７レツシ島メモリ７が選択され、逆に読み出し
制御信号ＭＲＤがアクティブになるとＲＯＭ４が選択さ
れる様になされている。父、モーＰ１において書き込み
制御信号ＭＷＲがアクティブになるとＲＯＭ４が選択さ
れ、逆に読み出 ゛し制御信号ＭＲＤがアクティブ
になると、ＣＲＴリフレッシ１メモリ７が選択される様
になされている。
次ニ、モード０とモーＰ１に分けて作用を説明する。
「モーｒＯ」
通常の動作時においてプロセッサ２けモード指定信号Ｄ
Ｔ１をｒＥ［Ｊとしている。その結果モード設定信号Ｍ
ｏＤｇＦｉｒＨＪとなる。
Ｔ１をｒＥ［Ｊとしている。その結果モード設定信号Ｍ
ｏＤｇＦｉｒＨＪとなる。
アドレスＡ１４がｒＨＪ ・アドレスＡｓｓがｒＬＪと
なるとセレクタ１３がイネーブルされる。
なるとセレクタ１３がイネーブルされる。
ＲＯＭ４からプログラムを読み出す場合はリードサイク
ルであるから、読み出し制御信号ＭＲＤが「Ｈ」、書き
込み制御信号ＭＷＲがｒＬＪとなる。
ルであるから、読み出し制御信号ＭＲＤが「Ｈ」、書き
込み制御信号ＭＷＲがｒＬＪとなる。
その結果、セレクタ１３のｉ出力がｒＨＪ ・丁１出力
がｒＬＪとなりＲＯＭ４が選択され、ＲＯＭ４からゾロ
グラムが読み出される。
がｒＬＪとなりＲＯＭ４が選択され、ＲＯＭ４からゾロ
グラムが読み出される。
一方、ＣＲＴリアレッシエメモリ７に対するり７レツシ
凰動作を行なう場合はライトナイクルであるから、書き
込み制御信号ＭＷＲが「Ｈ」、読み出し制御信号ＭＲＤ
がｒＬＪとなる。
凰動作を行なう場合はライトナイクルであるから、書き
込み制御信号ＭＷＲが「Ｈ」、読み出し制御信号ＭＲＤ
がｒＬＪとなる。
その結果、セレクタ１３の１Ｙ出力がｒＬＪ ・Σう出
力がｒＨＪとなりＣＲＴす７レツシ孤メモリ７が選択さ
れ、ＣＲＴリフレッシ１メモリ７に対するリフレッシ為
動作が行なわれる。
力がｒＨＪとなりＣＲＴす７レツシ孤メモリ７が選択さ
れ、ＣＲＴリフレッシ１メモリ７に対するリフレッシ為
動作が行なわれる。
「毫−ＩＪ
モーｙ１ｕＲｏＭ＜、に対するプログラムのロード中Ｃ
ＲＴリフレッシ島メモリ内の表示）（ターン・文字パタ
ーンの読み出しチェックを行なうモードである。
ＲＴリフレッシ島メモリ内の表示）（ターン・文字パタ
ーンの読み出しチェックを行なうモードである。
モード１においてはプロセッサ２はモード指定信号Ｄ〒
１をｒＬＪとしている。その結果モード設定信号ＭＯＤ
ＥはｒＬＪとなる。
１をｒＬＪとしている。その結果モード設定信号ＭＯＤ
ＥはｒＬＪとなる。
アＰレスＡ１４がｒｌ・アＰレスＡｌｌがｒＬＪとなる
とセレクタ１３がイネーブルされる。
とセレクタ１３がイネーブルされる。
プログラムのロー２時ＦｉＲＯＭ４−に対してはライト
サイクルであるから、書き込み制御信号ＭＷＲが「ＨＪ
、続み出し制御信号ＭＲＤがｒＬＪとなる。
サイクルであるから、書き込み制御信号ＭＷＲが「ＨＪ
、続み出し制御信号ＭＲＤがｒＬＪとなる。
その結果、セレクタ１３の１ｙ出力がｒｌ（Ｊ・Ｔ１出
力がｒＬＪとなりＲＯＭ４が選択され、ＲＯＭ４にプロ
グラムがローｒされる。
力がｒＬＪとなりＲＯＭ４が選択され、ＲＯＭ４にプロ
グラムがローｒされる。
−７１Ｆ、ＣＲＴ！Ｊフレツシ為メモリアメモリ７内セ
ターンや文字）ぞターンの読み出しチェック１ｊｃＲＴ
リフレツシユメモリ７に対してはリードサイクルである
から読み出し制御信号ＭＲＤがｒＨＪ ・書き込み制御
信号ＭＷＲがｒＬＪとなる。
ターンや文字）ぞターンの読み出しチェック１ｊｃＲＴ
リフレツシユメモリ７に対してはリードサイクルである
から読み出し制御信号ＭＲＤがｒＨＪ ・書き込み制御
信号ＭＷＲがｒＬＪとなる。
その結果、セレクタ１３のＩＹ出力がｒＬＪ ・２ Ｙ
出力がｒＨＪとなりＣＲＴリフレツシエメモリ７選択さ
れ、ＣＲＴリフレッシ島メ子メモリ７表示パターンや文
字パターンが読み出される。
出力がｒＨＪとなりＣＲＴリフレツシエメモリ７選択さ
れ、ＣＲＴリフレッシ島メ子メモリ７表示パターンや文
字パターンが読み出される。
以上説明した横圧本発明によればプロセラすの持つアド
レス空間の一部を複数メモリに共有させることができる
ので、プロセッサの設計変更やソフトウェアの大幅な変
更なしにプロセッサのアドレス空間を拡張できる。
レス空間の一部を複数メモリに共有させることができる
ので、プロセッサの設計変更やソフトウェアの大幅な変
更なしにプロセッサのアドレス空間を拡張できる。
そして、上記効果を得る為に必要とされるのけ、１干の
ゲートの追加のみであり、特にモード指定信号ＤＴ１と
して既存の信号を使用すれば制御信号な追加する必要も
ない。
ゲートの追加のみであり、特にモード指定信号ＤＴ１と
して既存の信号を使用すれば制御信号な追加する必要も
ない。
ソフトウェアが大型し、プロセッサの人出カビン数やア
ドレスバスの本数に規格的な制限がある今ａ本発明は極
めて有益なものといえよう。
ドレスバスの本数に規格的な制限がある今ａ本発明は極
めて有益なものといえよう。
尚、上記においてはＣＲＴす７レツシ為メモリを具備す
るシステムを前提として説明し念が、これ以外でも、一
定期間プロセッサがライトオンリと意識できるメモリを
具備するシステムにＵして、本発＃４Ｆｉ広く適用し得
るものである。
るシステムを前提として説明し念が、これ以外でも、一
定期間プロセッサがライトオンリと意識できるメモリを
具備するシステムにＵして、本発＃４Ｆｉ広く適用し得
るものである。
第１図ｔｉｃＲＴリフレッシ１メモリを持つシステムの
ブロック図。 第２図は従来のメモリマツプ。 第３図、第４図は本発明のメモリマツプ。 第５図にメモリ選択回路の回路図。□ 第６図はセレクタの回路図。 １・・・アドレスデータノマス ２・・・プロセッサ ３．４・・・ＲＯＭ ５．６・・・ＲＡＭ ７・・・ＣＲＴリフレッシ１メモリ １１・・・デコーダ １２・・・Ｄ−フリップフロップ １３・・・セレクタ （７３１７） 代理人 弁理士 則近憲佑（他１名）
ブロック図。 第２図は従来のメモリマツプ。 第３図、第４図は本発明のメモリマツプ。 第５図にメモリ選択回路の回路図。□ 第６図はセレクタの回路図。 １・・・アドレスデータノマス ２・・・プロセッサ ３．４・・・ＲＯＭ ５．６・・・ＲＡＭ ７・・・ＣＲＴリフレッシ１メモリ １１・・・デコーダ １２・・・Ｄ−フリップフロップ １３・・・セレクタ （７３１７） 代理人 弁理士 則近憲佑（他１名）
Claims (1)
- あるモード時においてプロセッサに対しリードオンリメ
モリ又はライトオンリメモリと意識される第１のメモリ
と該第１のメモリがリードオンリメモリと意識される他
のモード時にはライトオンリメモリと意識され前記第１
のメモリがライトオンリメモリと意識される時ＫＨリー
Ｐオンリメモリと意識される第２のメモリとを前記プロ
セッサの持つ同一アドレス空間に″＠シ当て、その番地
へのメモリアクセスかり−Ｐかライトかによって前記第
１・第２のメモリのいずれかを選択することを特徴とす
るメモリ制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12244881A JPS5824953A (ja) | 1981-08-06 | 1981-08-06 | メモリ制御方式 |
| US06/402,412 US4475176A (en) | 1981-08-06 | 1982-07-27 | Memory control system |
| DE8282304153T DE3277709D1 (en) | 1981-08-06 | 1982-08-05 | Memory addressing system |
| EP82304153A EP0072219B1 (en) | 1981-08-06 | 1982-08-05 | Memory addressing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12244881A JPS5824953A (ja) | 1981-08-06 | 1981-08-06 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5824953A true JPS5824953A (ja) | 1983-02-15 |
Family
ID=14836089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12244881A Pending JPS5824953A (ja) | 1981-08-06 | 1981-08-06 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824953A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8912506B2 (en) | 2006-02-02 | 2014-12-16 | Cebt Co., Ltd. | Device for sustaining differential vacuum degrees for electron column |
-
1981
- 1981-08-06 JP JP12244881A patent/JPS5824953A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8912506B2 (en) | 2006-02-02 | 2014-12-16 | Cebt Co., Ltd. | Device for sustaining differential vacuum degrees for electron column |
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