JPS5824752B2

JPS5824752B2 - デンシドケイ

Info

Publication number: JPS5824752B2
Application number: JP50007215A
Authority: JP
Inventors: 近藤健一
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 1975-01-16
Filing date: 1975-01-16
Publication date: 1983-05-23
Also published as: US4078374A; JPS5181655A

Description

【発明の詳細な説明】本発明は電子時計に関し、更に詳細にはマトリックス型
に配置された複数のセグメント電極および２つに分割さ
れた桁電極を有する表示素子を用いて時刻をディジタル
表示する電子時計に関するものである。

時刻をディジタル表示する形式の電子時計では液晶、Ｌ
ＥＤ、ＰＬＺＴ等の表示素子が使用されそれ等はマトリ
ックス型に配置された日の字形数字を表示する複数のセ
グメント電極と、それ等に対向する一個の桁電極を有し
ている。

多数桁の時刻を表示する場合には、各桁の表示素子の桁
電極を順次走査し、かつ各桁に対応するカウンタのＢＣ
Ｄコード信号を時分割してデコーダに入力し、それをセ
グメント信号に変換して表示素子のセグメント電極に供
給する方式が従来よりとられている。

かかる従来の電子時計の時刻表示は、各桁の表示素子の
桁電極を順次走査する表示方式であるため、桁数が増え
ると駆動パルスのデユーティ比が小さくなり、多桁にな
るほどコントラストの悪化を招いていた。

同様の理由で、多桁程クロストークを生じやすく、使用
電圧の範囲が狭いものとなり、特定の温度範囲以内しか
使用できないものとなっている。

また、セグメント電極を共通に接続すると、日の字形の
文字がおかしな形に変形さね特定の数字を表示した時読
みにくいという欠点が生じ、セグメント電極の共通接続
が技術的に難しく、歩留が悪いものとなっていた。

而して本発明は、従来の電子時計の特に表示上の欠点を
除去し、多数桁の表示においても駆動パルスのデユーテ
ィ比が変化せず一定したコントラストが得られ、しかも
デユーティ比によって表示素子のしきい値電圧が高くな
るということがなく桁数が増えても同一の電圧で駆動で
き、更に使用可能な電圧範囲を狭めることがなく、また
、セグメント電極の共通接続が容易で歩留が高く、かつ
日の字形の文字の字形をくずすことなく配線できると同
時に数字が読みやすい、ディジタル表示形式の電子時計
を提供するものである。

以下１図示した実施例に基づき本発明に従う電子時計の
詳細を説明する。

第１図は本発明に従う電子時計の一実施例を示す全体構
成図で、符号１は水晶振動子等を用いた発振回路で、そ
の発振周波数は分周回路２によって所定の周波数に分周
される。

分周回路２から得られる信号は、１０進のカウンタ３に
入力される。

カウンタ３のキャリーは６進のカウンタ４に入力され、
またカウンタ４のキャリーは１０進のカウンタ５に入力
され、更にカウンタ５のキャリーは２進のカウンタ６に
入力される。

上記カウンタ３゜４は２個で６０進のカウンタを構成し
、時刻の”分″の桁に対応するものであり、またカウン
タ３．４は２個で１２進のカウンタを構成し、時刻の“
時”の桁に対応するものである。

カウンタ３，４，５，６の計数内容は、それぞれ対応す
る第１スイツチ回路７，８，９．１０に入力される。

符号１１は、分周回路２から供給される所定周波数の分
周信号に応じて４つのゲート制御信号をサイクリックに
順次発生する信号発生回路で、４つのゲート制御信号は
前記第１スイッチ回路７゜８．９．１０の制御端子に印
加される。

従って、第１カウンタ７〜１０は順次一定周期でＯＮ。

ＯＦＦ制御され、カウンタ３〜６の各計数内容が時分割
されて各第１カウンタ７〜１０から出力される。

第１カウンタ７〜１０によって時分割されたカウンタ３
〜６の計数内容（ＢＣＤコード信号）は一定周期でデコ
ーダ１２に順次印加され、１０進信号にコード変換され
る。

このデコーダ１２の出力信号は第２スイツチ回路１３，
１４，１５゜１６に入力される。

第２スイッチ回路１３〜１６は第１スイツチ回路？、８
，９．１０と同様、信号発生回路１１からのゲート制御
信号によって第１スイッチ回路７〜１０と同期してＯＮ
、ＯＦＦ制御される。

第２スイッチ回路１３〜１６からは順次一定周期でエン
コーダ１２によってコード変換された各カウンタ３〜６
の計数内容に応じた信号が出力され、それ等はメモリ回
路１７，１８゜１９．２０に印加される。

メモリ回路１７〜２０では、一定周期で入力される１０
進信号を記憶保持し、次の１０進信号が印加されるまで
、前に印加された１０進信号が出力されている。

メモリ回路１１〜２０から出力されたｌＯ進倍信号、そ
れぞれシリアル変換回路２１，２２，２３，２４に印加
される。

シリアル変換回路２１〜２４では入力される上記１０進
信号を、分周回路２から得られる所定の分周信号に同期
した一定周期のシリアルな２値信号に変換する。

シリアル変換回路２１〜２４から出力されるシリアルな
２値信号は、カウンタ３〜６の計数内容に応じた数字を
表示する表示部３１における各表示素子の桁電極を駆動
する桁駆動回路２５，２６，２７，２８に印加される。

桁駆動回路２５〜２８は、３つのレベルの直流電圧を出
力する昇圧回路２９からの電圧を上記シリアルな２値信
号に応じ、かつ分周回路２の所定の分周信号に同期させ
て、適宜表示部３１における表示素子の桁電極に印加す
る。

昇圧回路２９の３つの出力電圧は、セグメント駆動回路
３０に入力され、セグメント駆動回路３０は前記信号発
生回路１１からのゲート制御信号に制御されて上記３つ
の電圧を表示部３１における表示素子のセグメント電極
に印加する。

表示部３１では各表示素子が桁駆動回路２５〜２８、セ
グメント駆動回路３０によって駆動されることに応じて
カウンタ３〜６の計数内容に応じた数字、すなわち時刻
が表示される。

以上が本発明に従う電子時計の全構成の概要に関する説
明であるが、第２図以下の図面に基づき更に各回路の詳
細を説明する。

第２図は、信号発生回路１１の具体例を示すもので、分
周回路２から得られる所定の分局信号が入力される端子
Ａに入力端子が接続されたＴ型のフリップフロップ回路
３２と、フリップフロップ回路３２の出力端子Ｑに入力
端子が接続されたフリップフロップ回路３３と、フリッ
プフロップ回路３２，３３の各出力端子Ｑ、Ｑに入力端
子が接続された２人力のＡＮＤ回路３４と、フリップフ
ロップ回路３２．３３の出力端子Ｑ、Ｑに入力端子が接
続された２人力のＡＮＤ回路３５と、フリップフロップ
回路３２．３３の出力端子Ｑ、Ｑに入力端子が接続され
た２人力のＡＮＤ回路３６とフリップフロップ回路３２
，３３の出力端子Ｑ、。

Ｑに入力端子が接続された２人力のＡＮＤ回路３７と力
）ら構成されている。

この第２図に示した信号発生回路１１の動作を第３図に
示したタイムチャートを参照して説明する。

今、端子ａに波形２人に示すような分周信号が分周回路
２から入力・されると、フリップフロップ回路３２．３
３の出力端子Ｑ、Ｑからはそれぞれ波形３２Ｑ、３２Ｑ
。

３３Ｑ、３３Ｑに示すような信号が出力され、かかる信
号がＡＮＤ回路３４〜３７に適宜入力されることにより
ＡＮＤ回路３４〜３７の出力側に接続された端子３４ａ
〜３７ａからは波形ｙ１．ｙ２゜ＹｓｙＹ４に示すよう
なゲート匍■御信号が出力される。

例えばゲート制御信号ｙ１は第１スイッチ回路７と第２
スイッチ回路１３に入力され、それ等を一定周期で同時
にＯＮ、ＯＦＦ制御する。

第４図は、表示部３１の様子を示す図で、日の字形数字
を表示する４つのセグメント電極と２つに分割された桁
電極とを有した液晶の表示素子が；４個並設され、４桁
の数字を表示する。

各表示素子のセグメント電極ＩＹａ〜４Ｙａは従来のａ
。

ｂ電極に対応し、同電極ＩＹｂ〜４Ｙｂは従来のｆ、ｇ
電極に対応し、同電極ＩＹｃ〜４Ｙｃは従来のｃ、
ｅ電極に対応し、更にセグメント電極ＩＹｄ〜４Ｙｄは
従来のｄ電極に対応するものである。

表示素子の桁電極は従来１つであったが、それが２分割
され、それぞれｌＸａ、ＩＸｂ。

２Ｘａ、２Ｘｂ、３Ｘａ、３Ｘｂ、４Ｘａ、
４Ｘｂで示されている。

上記セグメント電極ＩＹａ〜４Ｙａ、はそれぞれ端子Ｙ
ａに共通接続され、セグメント電極ＩＹｂ〜４Ｙｂ、
ＩＹｃ〜４Ｙｃ。

ＩＹｄ〜４Ｙｄもそれぞれ同様に端子Ｙｂ、Ｙｃ。

Ｙｄに共通接続されている。

力）かる表示部３１の１桁目に例えば数字０）１１−２
Ｊを表示する場合には、端子Ｙａ”Ｙｄが一定の周期Ｔ
で、Ｔ／４だけ高電位に、残りの３／４Ｔ間が低電位に
なるように顆状走査されるとすると、初めの端子Ｙａが
高電位の時は桁電極ＩＸａ。

１Ｘｂが共に低電位であればよく、次に端子Ｙｂが高電
位になった時は桁電極ＩＸａが高電位、桁電極ＩＸｂが
低電位であればよい。

以下、端子Ｙｃが高電位の時は、桁電極ＩＸａが低電位
、桁電極ＩＸｂが高電位、また端子Ｙｄが高電位の時は
、桁電極ＩＸａが低電位、桁電極１Ｘｂが低電位であれ
ばよい。

この場合の端子Ｙａ＝Ｙｄを桁電極ＩＸａ、ＩＸｂに印
加する電位の波形が第５図に示されている。

第６図は、０から９までの数字を表示するのに必要な桁
電極１Ｘａ〜４Ｘａ、１Ｘｂ〜４Ｘｂに対する電位を得
るための、１０進信号をシリアルな２値信号に変換する
シリアル変換回路２１〜２４の具体例を示すものである
。

第６図において、端子Ｂには前記信号発生回路１１に入
力された分周回路２の分周信号と同じ信号が入力される
。

この端子ＢはＴ型のフリップフロップ回路３８の入力端
子に接続され、またフリップフロップ回路３８の出力端
子ＱはＴ型のフリップフロップ回路３９の入力端子と２
人力のＡＮＤ回路４０，４１．４８の各一方の入力端子
に接続され、出力端子Ｑは２人力のＡＮＤ回路４２，４
３゜５３とＯＲ回路４５の各一方の入力端子に接続され
る。

フリップフロップ回路３９の出力端子ＱはＡＮＤ回路４
０．４２に入力され、出力端子ＱはＡＮＤ回路４１，４
３、ＯＲ回路４５に入力される。

符号Ｇ。、Ｇ１〜Ｇ９は、デコーダ１２の出力に相応す
る１０進信号が入力される端子であって、端子Ｇ。

はＡＮＤ回路４１の出力が一方の入力端子に入力される
ＡＮＤ回路４４の他方の入力端子に接続されている。

端子Ｇ１はＯＲ回路４５の出力が一方の入力端子に入力
されるＡＮＤ回路４６の他方の入力端子に接続されると
共にＯＲ回路４７の一方の入力端子に接続されている。

このＯＲ回路４７の出力はＡＮＤ回路４８に入力される
。

端子Ｇ２はＡＮＤ回路愕１の出力が一方の入力端子に入
力されるＡＮＤ回路４９の他方の入力端子と、ＡＮＤ回
路４２の出力が一方の入力端子に入力されるＡＮＤ回路
５０の他方の入力端子に接続されている。

端子Ｇ４は、プリップフロップ回、路３８の出力端子ぐ
から出力される信号が一方の入力端子に入力されるＡＮ
Ｄ回路５３の他方の入力端子とＯＲ回路５４の一方の入
力端子に接続されている。

このＯＲ回路５４の出力は、ＡＮＤ回路４０の出力が一
方の入力端子に入力されるＡＮＤ回路５５の他方の入力
端子に入力される。

端子Ｇ５は３人力のＯＲ回路５６の一つの入力端子、お
よび２人力のＯＲ回路５８の一方の入力端子に接続され
ている。

ＯＲ回路５６の出力は、前記ＡＮＤ回路４２の出力と共
にＡＮＤ回路５７に入力され、またＯＲ回路５８の出力
は、ＡＮＤ回路４３の出力と共にＡＮＤ回路５９に入力
される。

端子Ｇ５は、前記ＯＲ回路５８の他方の入力端子に接続
され、また端子Ｇ７はＯＲ回路５６の一つの入力端子と
ＯＲ回路４７の他方の入力端子に接続されている。

端子Ｇ８は、特に接続される回路がなく自由端子になっ
ている。

端子Ｇ、はＯＲ回路５６の残りの入力端子およびＯＲ回
路５４の他方の入力端子に接続されている。

前記ＡＮＤ回路４６．４９，５２，５３，５７の出力は
５人力のＯＲ回路６０の各入力端子にそれぞれ入力され
、前記ＡＮＤ回路４４，４８，５０，５５，５９の出力
は５人力のＯＲ回路６１の各入力端子にそれぞれ入力さ
れる。

ＯＲ回路６０の出力がシリアル２値信号の一方の信号で
、ＯＲ回路６１の出力が他方の信号で、それぞれ出力端
子Ｘａ、Ｘｂから対応する桁駆動回路２５，２６，２７
，２８に入力される。

かかる構成をなしたシリアル変換回路の端子Ｇｏ−Ｇ、
には、例えば数字の「２」を表示する場合には端子Ｇ２
に論理値「１」の信号が入力される。

すなわち、表示しようとする数字に対応する端子に論理
値「１」の信号が入力さ江他の端子には論理値「０」の
信号が入力される。

第７図は、この第６図に示されたシリアル変換回路の動
作を示すタイムチャートで、図中、０〜９は表示したい
数字で、対応する数字の端子Ｇ。

〜Ｇ９には上記したように論理値「１」の信号が入力さ
れる。

６Ｂは、端子Ｂに入力される分周回路２からの分周信号
の波形、３２Ｑ、３３Ｑはフリップフロップ回路３２．
３３の各出力端子Ｑの出力波形で、出力端子（からはそ
れ等を反転した波形の信号が出力される。

Ｘａ、Ｘｂは出力端子Ｘａ、Ｘｂから出力される信号の
波形である。

第８図は上記シリアル変換回路の出力信号に応じて表示
素子の桁電極を駆動する桁駆動回路２５〜２６と、信号
発生回路１１からのゲート制御信号によってセグメント
電極を駆動するセグメント駆動回路３０の具体的構成を
示す図である。

第８図において、Ｃは第２図における端子Ａ。

第６図における端子Ｂと同様に、分周回路２の所定の分
周信号が印加される端子で、これは電圧レベルを、例え
ば３■にするアンプ６２の入力端子に接続されると共に
トランスミッションゲート６３．６４，６５，６６の一
方の制御端子、およびインバータ７１．７２の入力端子
に接続されている。

上記インバータ７Ｌ７２の出力端子はトランスミッショ
ンゲート６３，６４，６５，６６の他方の制御端子に接
続されている。

端子りには電圧レベル１■の電圧が印加され、また端子
りはトランスミッションゲーｔ−６３，６６の入力端子
に接続されている。

端子Ｅは電圧レベル２■の電圧が印加され、それはトラ
ンスミッションゲート６４．６５の入力端子に接続され
ている。

トランスミツションゲー）６３．６４の出力端子は相互
に接続されて、トランスミッションゲート６７゜６９の
入力端子に接続される。

トランスミッションゲート６７．６８の制御端子の一方
は相互に接続されて端子Ｆに接続される。

端子Ｆには前述した第６図の出力端子Ｘａから出力され
るシリアル信号が入力される。

更に端子Ｆはインバータ７３を介して上記トランスミッ
ションゲート６７．６８の他方の制御端子に接続される
。

トランスミッションゲート６９．７０の一方の制御端子
は相互に接続されて端子Ｈに接続される。

端子Ｈには前述した第６図の出力端子ｘｂから出力され
るシリアル信号が入力される。

この端子Ｈはインバータ７４を介して上記トランスミッ
ションゲート６９゜７０の他方の制御端子に接続される
。

トランスミッションゲー１−６８．７０の入力端子は、
電圧レベルを３Ｖにしたアンプ６２の出力端子に接続さ
れている。

トランスミッションゲート６７．６８の出力端子は相互
に接続され、かつ前述した表示部３１における表示素子
の桁電極ＩＸａに接続され、またトランスミッションゲ
ート６９．７０の出力端子は相互に接続されて桁電極１
Ｘｂに接続される。

以上はシリアル変換回路２１の出力が入力される桁駆動
回路２５の具体的構成の説明であるが、シリアル変換回
路２２，２３．２４の出力が入力される桁駆動回路２６
．２７．２８も同様な構成で、それぞれブロック２６ａ
、２７ａ、２８ａで示しである。

桁駆動回路２５の動作を説明すると、トランスミッショ
ンゲート６３．６４は端子Ｃに入力される分周回路２か
らの分周信号（第９図における波形８Ｃの信号）によっ
て開閉し、出力点Ｊにおいては電圧レベル「２■」およ
び「１■」の繰り返し波形（第９図における波形８Ｊ）
が得られる。

一方、トランスミッションゲート６７．６８はシリアル
変換回路２１で出力された信号（第９図における波形６
Ｘａ）により開閉し、この出力信号が論理値「１」では
上記５点における電圧レベルの信号が桁電極ＩＸａに出
力され、また論理値「０」では電圧レベル「０■」およ
び「３ｖ」の繰り返し信号が桁電極ＩＸａに出力される
。

トランスミッションゲ゛−）６９．７０についても同様
にシリアル変換回路２１で出力された信号（第９図にお
ける波形６Ｘｂ）が論理値「１」では、「２■」およ
び「１■」の繰り返し信号が、また論理値「０」では「
Ｏｖ」および「３■」の繰り返し信号が桁電極ＩＸｏに
出力される。

上記桁駆動回路２５から桁電極ＩＸａ、ＩＸｂに出力
される駆動信号の波形が第９図において、波形８Ｘａ。

８Ｘｂで示されている。

セグメント駆動回路３０も類似した回路構成になってい
て、トランスミッションゲート６５，６６の共通の出力
点にでは、電圧レベル「１■」および「２■」の繰り返
し信号（第９図における波形８Ｋ）が出力される。

Ｌ、Ｍ、Ｎ、Ｐは信号発生回路１１から出力される４種
のゲート制御信号が入力される端子で、端子り、Ｍ、Ｎ
、Ｐにそれぞれ入力される信号の波形を第９図において
は、８Ｌ、８Ｍ、８Ｎ、８Ｐで表わしである。

前記アンプ６２から出力される「３■」の信号はインバ
ータ７５を介して１ランスミツシヨンゲート８５゜８７
．８９，９１に入力される。

端子りに入力される信号はアンプ７６によって「３■」
に増幅された後、トランスミッションゲート８４，８５
の一方の制御端子に印加され、かつインバータ８０によ
って反転されて他方の制御端子に印加される。

同様に端子Ｍに入力される信号はアンプ７７を介してト
ランスミッションゲート８６，８７の一方の制御端子に
印加されると共に、アンプ７７の出力がインバータ８１
によって反転されて他方の制御端子に印加される。

また、端子Ｎに入力される信号はアンプ７８によって増
幅された後、トランスミッションゲート８８．８９の一
方の制御端子に印加され、かつインバータ８２によって
反転されて他方の制御端子に印加される。

更に、端子Ｐに入力される信号はアンプ７９を介してト
ランスミッションゲート９０，９１の制御端子に印加さ
れると共にアンプ７９の出力がインバータ８３によって
反転されて他方の制御端子に印加される。

トランスミッションゲート８４，８６，８８゜９０の入
力端子には、前記出力点Ｋに表われるトランスミッショ
ンゲ−トロ５，６６の出力が入力される。

トランスミッションゲート８４，８５の出力端子は相互
に接続され、表示部３１のセグメント電極ＩＹａ〜４Ｙ
ａに接続された端子Ｙａ（第４図示）に接続される。

トランスミッションゲート８６．８７の出力端子、トラ
ンスミツションゲー）８８，８９の出力端子、更にトラ
ンスミッションゲ゛−１−９０，９１の出力端子もそれ
ぞれ共通接続され、各々第４図に示されているセグメン
ト電極に接続された端子Ｙｂ、Ｙｃ、Ｙｄに接続される
。

第９図には端子ＹａｔＹｂ＋ＹｃｔＹｄに対
して印加されるトランスミッションゲート８４〜９１の
出力信号の波形が各々８Ｙａ。

８Ｙｂ、８Ｙｃ、８Ｙｄで表わされている。

第９図は、第８図に示された桁駆動回路とセグメント駆
動回路の動作を示す波形図で、例えば端子りに論理値「
０」が入力された時には、電圧レベル「１■」および「
２■」の繰り返し信号が端子Ｙａに出力され、論理値「
１」が入力された時には、電圧レベル「３■」および「
０■」の繰り返し信号が端子Ｙａに出力される。

従って、これらの桁電極およびセグメント電極間の電位
差により、液晶が表示動作する。

なお、液晶の性質上、常時弱い交流電界を印加しておく
ために表示動作させない時には電圧レベル「１■」の交
流電圧が印加される。

第９図において、８Ｊ、８に、６Ｘａ。６Ｘｂ、８
Ｙａ、ａｙｂ、８Ｙｃ、５ｙｃｔの波形は数字「
２」が表示される時のものである。

上記した実施例では、表示される桁数が４桁の場合で、
駆動パルスのデユーティ比が１／４になっているが、桁
数が多くなった場合にもデユーティ比が１／４にそのま
ま維持される。

従って桁数が多くなっても一定したコントラストを得る
ことができる。

第１０図は本発明に従う電子時計の他の実施例を示すも
ので、図中第１図ないし第９図に示した前述の実施例と
実質的に同一の回路には判り易いように同一符号を附し
である。

カウンタ３，４，５，６のＢＣＤコード信号で出力され
る計数内容は、信号発生回路１１から順次発生される４
種のゲート制御信号によって開閉制御される第１スイツ
チ回路７，８，９，１０を介して順次デコーダ１２に入
力され、１０進信号にコード変換される。

デコーダ１２の出力はシリアル変換回路９２に入力され
る。

シリアル変換回路９２では１０進信号をシリアルな２値
信号に変換する。

この信号は、一定の時間、すなわち第１スイッチ回路７
〜１０の１つが作動している時間をＴとするとＴ／４ご
とに値が変化している信号であり、信号発生回路１１か
らの信号に同期している。

シリアル変換回路９２から出力されるシリアルな２値信
号は、時間Ｔだけ、第２スイツチ回路９３，９４，９５
，９６に印加される。

第２スイツチ回路９３，９４，９５，９６は、信号発生
回路１１からの４種のゲート制御信号が各々印加されて
いて、対応する第１スイッチ回路７〜１０と同期して時
間Ｔだけ動作し、シリアルな２値信号はその間だけ第２
スイツチ回路９３，９４゜９５．９６を通過し、カウン
タ３〜６に対応する４ビツトのシフトレジスタ９７．９
８，９９゜１００に入力される。

４ビツトのシフトレジスタ９７〜１００では、分周回路
２から出力される所定の分周信号に応じて周期Ｔのクロ
ックパルスヲ発生するパルス発生回路１０１からのクロ
ックパルスにより、時間Ｔに一度、入力されたシリアル
な２値信号を１ビツトずつシフトし出力する。

シフトレジスタ９７〜１００から出力された信号は、桁
駆動回路２５，２６，２７，２Ｂに入力される。

桁駆動回路２５〜２８には昇圧回路２９からそれぞれ複
数個のレベルの電圧が供給されている。

桁駆動回路２５〜２８は、上記４ビツトのシフトレジス
タ９７〜１００から出力された信号に応じて昇圧回路２
９からの電圧を選択して表示部３１の表示素子の桁電極
に印加する。

一方、昇圧回路２９から出力される複数のレベルの電圧
はセグメント駆動回路３０に供給される。

パルス発生回路１０１は、周期５Ｔ、パルス幅Ｔのパル
ス制御信号を発生し、それをセグメント駆動回路３０に
供給している。

セグメント駆動回路３０では、上記パルス制御信号に制
御されて３種の電圧レベルを選択し、それを表示部３１
の表示素子のセグメント電極に印加する。

従って、各桁に対応する表示素子の同一セグメント電極
には１時間５Ｔ中、Ｔ時間だけ所定の電圧が印加され、
１つの数字を表示する時間は４Ｔで、残りの時間Ｔで、
カウンタ３〜６の計数内容に応じたシリアルな２値信号
をシフトレジスタ９７〜１００に入力させることになる
。

この第１０図に示した実施例の場合にも、桁数の多少に
かかわらず表示素子の駆動パルスのデユティ比は一定で
、桁数が多くなっても一定した良好なコントラストが得
られる。

第１１図は本発明に従う電子時計の更に他の実施例を示
すもので、図中、第１図ないし第９図、および第１０図
に示した前述の実施例と実質的に同一の回路には、理解
し易いように同一符号を附しである。

カウンタ３，４，５，６のＢＣＤコード信号で出力され
る計数内容は、テ゛コーダ１０２，１０３゜１０４．１
０５に各２人力され１０進信号に変換される。

デコーダ１０２〜１０５から出力されるカウンタ３〜６
の計数内容に応じた１０進信号は信号発生回路１１から
出力される周期Ｔの５つの制御信号の１つの信号によっ
て動作制御されるシリアル変換回路１０６，１０７，１
０８．１０９に入力される。

従って、シリアル変換回路１０６〜１０９では、デコー
ダ１０２，１０３，１０４゜１０５からの１０進信号を
周期Ｔのシリアルな２値信号に変換し、この信号を桁駆
動回路２５．２６゜２７．２８に印加する。

桁駆動回路２５〜２８およびセグメント駆動回路３０に
は昇圧回路２９から３つのレベルの電圧が供給される。

桁駆動回路２５〜２８は、上記周期Ｔのシリアルな２値
信号に対応して昇圧回路２９から供給される３つのレベ
ルの電圧を適宜選択して表示部３１の表示素子の桁電極
に印加する。

セグメント駆動回路３０は信号発生回路１１からゲート
制御信号が入力さ札この信号に応じて昇圧回路２９から
供給された３つのレベルの電圧を選択して表示部３１の
各表示素子の４分割されたセグメント電極にそれぞれＴ
／４期間だけ印加し、周期Ｔの表示駆動を行っている。

この第１１図に示した実施例の場合にも、前述した２つ
の実施例と同様、表示する桁数の多少にかかわらず表示
素子の駆動パルスのデユーティ比は一定で、桁数が多く
なっても一定した良好なコントラストが得られる。

以上、図示した実施例に基づき本発明に従う電子時計の
詳細を説明して来たが、本発明は図示の実施例に限定さ
れるものではなく、種々の変更、あるいは改良がなされ
得るものである。

斜上の如く本発明に従う電子時計は、時刻を表示する複
数の表示素子の対応するセグメント電極を同時に順次走
査するため、各表示素子の桁電極を順次走査する従来の
ものとは異なり、表示素子の駆動パルスのデユーティ比
を表示する桁数が増加しても一定にすることが可能で、
桁数が多くなっても一定した良好なコントラストが得ら
れ、またデユーティ比の変化によって表示素子のしきい
値電圧が高くなるといったことがなく、桁数が増えても
同一の電圧で駆動でき、しかも使用可能な電圧範囲を狭
めることがない等の効果を有し、充分に所期の目的を達
成し碍、実用上の効果著しいものがある。

【図面の簡単な説明】

フ第１図は本発明に従う電子時計の一実施例を示す回
路図、第２図は第１図における信号発生回路の一具体例
を示す回路図、第３図は第２図に示された信号発生回路
の動作を説明するためのタイムチャート、第４図は第１
図における表示部を構成１する表示素子のセグメント電
極と桁電極の構造を示す図、第５図は第４図に示された
セグメント電極および桁電極に印加される駆動パルスを
示す波形図、第６図は第１図におけるシリアル変換回路
の一具体例を示す回路図、第７図は第６図に示さ２れた
シリアル変換回路の動作を説明するためのタイムチャー
ト、第８図は第１図における桁駆動回路とセグメント駆
動回路の一具体例を示す回路図、第９図は第８図に示さ
れた桁駆動回路とセグメント駆動回路の動作を説明する
ためのタイムチャー・ト、第１０図は本発明に従う電子
時計の他の実施例を示す回路図、第１１図は本発明に従
う電子時計の更に他の実施例を示す回路図である。１・・・・・・発振回路、２・・・・・・分周回路、３
〜６・・・・・・カウンタ、７〜１０・・・・・・第１
スイッチ回路、１１１・・・・・・信号発生回路、１２
・・・・・・デコーダ、１３〜１６・・・・・・第２ス
イッチ回路、１７〜２０・・・・・・メモリ回路、２１
〜２４・・・・・・シリアル変換回路、２５〜２８・・
・・・・桁駆動回路、２９・・・・・・昇圧回路、３０
・・・・・・セグメント駆動回路、３１・・・・・・表
示部、ＩＹａ〜４Ｙａ、ＩＹｂ〜４Ｙｂ、ＩＹｃ〜
４Ｙｃ。ＩＹｄ〜４Ｙｄ・・・・・・表示素子のセグメント電極
、ＩＸａ〜４Ｘａ、ＩＸｂ〜４Ｘｂ＝桁電極、９２・
・・・・ウリアル変換回路、９３〜９６・・・・・・第
２スイッチ回路、９７〜１００・・・・・・シフトレジ
ス久・１０１・・・・・・パルス発生回路、１０２〜１
０５・・・・・・デコーダ、１０６〜１０９・・・・・
ウリアル変換回路。

Claims

【特許請求の範囲】１日の字形数字を表示する複数に分割されたセグメン
ト電極およびそれに対向する２つに分割された桁電極を
備えた表示素子の複数個によって時刻を数字表示する表
示部と、水晶振動子等を用いた発振回路と、上記発振回
路の発振周波数を分周する分周回路と、上記表示部の表
示素子に各々対応して設けられ上記分周回路から出力さ
れる時間計測の基準となる分周信号を計数する縦接され
た複数のカウンタと、上記カウンタの計数内容を１０進
信号にコード変換するデコーダと、上記デコーダの出力
信号を予め定められた周波数の信号をクロックとしてシ
リアルな２値信号に変換するシリアル変換回路と、上記
シリアル変換回路から出力されるシリアルな２値信号に
応じて上記表示部における表示素子の２つに分割された
桁電極に所定の電圧を印加する各表示素子に対応して設
けられた複数の桁駆動回路と、上記表示部における各表
示素子の相互に接続された対応する複数のセグメント電
極に対して予め定められた周期で所定の電圧を順次印加
するセグメント駆動回路と、上記桁駆動回路とセグメン
ト駆動回路に３つのレベルの直流電圧を供給する昇圧回
路により構成されている電子時計において、上記桁駆動
回路は３つのレベルの直流電圧を出力する昇圧回路から
の電圧を上記シリアルな２値信号に応じ、かつ上記分周
回路の所定の分周信号に同期させて、適宜表示部におけ
る表示素子の桁電極に印加し、上記セグメント駆動回路
は上記分周回路の所定の分周信号に同期して上記３つの
レベルの直流電圧を表示部における表示素子のセグメン
ト電極に印加するこさを特徴さする電子時計。２、特許請求の範囲第１項記載の電子時計において、上
記複数のカウンタの計数内容をそれぞれ時分割して各カ
ウンタに対して共通のデコーダに入力させる複数の第１
スイッチ回路と、上記デコーダから出力される上記各カ
ウンタの計数内容に応じた１０進信号をそれぞれ分離し
て取り出す上記第１スイッチ回路と同期して動作する複
数の第２スイッチ回路と、上記第２スイッチ回路から出
力される信号をそれぞれ次の信号が入力されるまで記憶
する各第２スイッチ回路に対応して設けられた複数のメ
モリ回路とを有し、上記メモリ回路の出力を上記桁駆動
回路にそれぞれ対応して設けられた複数の上記シリアル
変換回路に入力させる構成としたことを特徴とする電子
時計。３特許請求の範囲第１項記載の電子時計において、上
記複数のカウンタの計数内容をそれぞれ時分割して各カ
ウンタに対して共通の上記デコーダに入力させる複数の
第１スイッチ回路と、上記デコーダおよび上記シリアル
変換回路を介して出力される上記各カウンタの計数内容
に応じたシリアルな２値信号を分離して取り出す上記第
１スイッチ回路と同期して動作する複数の第２スイッチ
回路と、上記第２スイッチ回路から出力される信号がそ
れぞれ入力される複数のシフトレジスタとを有し、上記
シフトレジスタの出力を上記桁駆動回路に入力させる構
成としたことを特徴とする電子時計。