JPS5821276B2 - 線分発生方式 - Google Patents
線分発生方式Info
- Publication number
- JPS5821276B2 JPS5821276B2 JP4778777A JP4778777A JPS5821276B2 JP S5821276 B2 JPS5821276 B2 JP S5821276B2 JP 4778777 A JP4778777 A JP 4778777A JP 4778777 A JP4778777 A JP 4778777A JP S5821276 B2 JPS5821276 B2 JP S5821276B2
- Authority
- JP
- Japan
- Prior art keywords
- pair
- analog
- circuits
- line segment
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は電子計算機等で扱う図形情報をＣＲＴやＸＹレ
コーダ等の図形表示装置に表示する場合に必要となる偏
向信号の発生方式に関するものである。
コーダ等の図形表示装置に表示する場合に必要となる偏
向信号の発生方式に関するものである。
従来のこの種方式としてデジタル微分解析器（Ｄ Ｄ
Ａ ： Ｄｉｇｉｔａｌ Ｄ １ｆｆｅｒｅｎｔｉａｌ
Ａｎａｌｙｓｅｒ ）を用いるものがある。
Ａ ： Ｄｉｇｉｔａｌ Ｄ １ｆｆｅｒｅｎｔｉａｌ
Ａｎａｌｙｓｅｒ ）を用いるものがある。
この方式は線分がＸＹ直交座標系を有する平面上で次式
のように表現されることを利用している。
のように表現されることを利用している。
（但し、ｄＸ、ｄＹは線分の増分データを示しｄＸ、ｄ
ＹはそれぞれＸ、Ｙの微分を示す。
ＹはそれぞれＸ、Ｙの微分を示す。
）（１）式をａｔ ／ ｔとおくことにより次式が成立
する。
する。
（但し、ｔは任意の実数値をとる変数、ｄｔ＆主ｔの微
分を示す。
分を示す。
）いま、線分の始点をＰａ （Ｘａ、 Ｙａ ）、終点
をＰｂ（Ｘｂ、Ｙｂ）とし、また該線分を点列で近似す
る場合の各点の座標をｘｉ、ｙｉとすると、次のよう近
似点算出アルゴリズムが導かれる。
をＰｂ（Ｘｂ、Ｙｂ）とし、また該線分を点列で近似す
る場合の各点の座標をｘｉ、ｙｉとすると、次のよう近
似点算出アルゴリズムが導かれる。
と定義した時、
ｘｉ＝ｃＸｉ ） 、ｙｉ−［Ｙｉ） 、□（ｉ＝ｏ、
ｌ、２・・・・・・Ｎ）・・・・・・（４）（但し、（
Ｘｉ、 ）、（Ｙｉ）はそれぞれＸｉ、Ｙｉの整数部分
を示し、また与えられた線分の座標Ｘａ。
ｌ、２・・・・・・Ｎ）・・・・・・（４）（但し、（
Ｘｉ、 ）、（Ｙｉ）はそれぞれＸｉ、Ｙｉの整数部分
を示し、また与えられた線分の座標Ｘａ。
Ｙａ、Ｘｂ、Ｙｂはそれぞれ整数値とし、またＸｉ、Ｙ
ｉは（３）式によって定義される実数とする。
ｉは（３）式によって定義される実数とする。
またＮはΔＸ、ΔＹの絶対値が犬なる方の値、すなわち
Ｍａｘ（ｌΔＸ１．１ΔＹｌ）に対応する正整数であり
、例えばＮはＭａｘ（ｌΔＸ１．１ΔＹｌ）の値以上の
値の整数値とする。
Ｍａｘ（ｌΔＸ１．１ΔＹｌ）に対応する正整数であり
、例えばＮはＭａｘ（ｌΔＸ１．１ΔＹｌ）の値以上の
値の整数値とする。
）したがって、第１図ａ、ｂに示すような回路構成ΔＸ
／ＮおよびΔＹ／Ｎ函数発生回路、累算器デジタルアナ
ログ変換回路（ＤＡＣ）からなる回路構成により線分を
点列として表示する場合の各点の座標値が得られ、得ら
れた座標値を順次デジタルアナログ変換することにより
該ドツト列をＣＲＴ等に表示する際に必要な偏向信号を
得ることが出来る。
／ＮおよびΔＹ／Ｎ函数発生回路、累算器デジタルアナ
ログ変換回路（ＤＡＣ）からなる回路構成により線分を
点列として表示する場合の各点の座標値が得られ、得ら
れた座標値を順次デジタルアナログ変換することにより
該ドツト列をＣＲＴ等に表示する際に必要な偏向信号を
得ることが出来る。
上述の従来方式においては、線分を近似する点列）座標
値を算出する際に各点毎に加減算を必要とするため発生
速度を高速化することが困難であり、かつまた線分の勾
配に依らず一定の座標系における格子点を線分の近似点
とするため第２図に示すように線分の勾配が水平又は垂
直に近づくに従い表示した線分に段差が生じるという欠
点があった。
値を算出する際に各点毎に加減算を必要とするため発生
速度を高速化することが困難であり、かつまた線分の勾
配に依らず一定の座標系における格子点を線分の近似点
とするため第２図に示すように線分の勾配が水平又は垂
直に近づくに従い表示した線分に段差が生じるという欠
点があった。
本発明は従来方式における上記欠点を改善し線分の勾配
に依らずなめらかな線分を表示するための偏向信号を高
速に発生することを可能とし、かつ簡易な回路構成で実
現可能であることを特徴とする線分発生方式を提供する
もので、その要旨とするところは外部より与えられる線
分の増分データΔＸ、ΔＹを保持する一対のレジスタと
、該一対のレジスタに置数された増分データΔＸ、ΔＹ
をそれぞれΔＸ、ΔＹの絶対値が犬なる方の値より犬な
る正整数Ｎで正規化した値ΔＸ／Ｎ、ΔＹ／Ｎをとるア
ナログ電気信号に変換する一対のデジタルアナログ変換
回路と、該一対のデジタルアナログ変換回路に対応する
一対のアナログ加減算回路と、前記Ｎの値に対応する個
数のクロックパルス信号を発生するクロックパルス発生
回路と、前記一対のアナログ加減算回路の各出力をそれ
ぞれ前記クロックパルス信号に同期して逐次標本化しそ
の値を保持する一対のサンプルホールド回路とを備え、
前記一対のアナログ加減算回路において前記デジタルア
ナログ変換回路の各出力信号と前記サンプルホールド回
路の各出力信号とのそれぞれ対応するものを互いに加減
算することにより前記線分をＣＲＴ等の図形表示装置に
表示するために必要となる偏向信号を得ることを特徴と
する線分発生方式にある。
に依らずなめらかな線分を表示するための偏向信号を高
速に発生することを可能とし、かつ簡易な回路構成で実
現可能であることを特徴とする線分発生方式を提供する
もので、その要旨とするところは外部より与えられる線
分の増分データΔＸ、ΔＹを保持する一対のレジスタと
、該一対のレジスタに置数された増分データΔＸ、ΔＹ
をそれぞれΔＸ、ΔＹの絶対値が犬なる方の値より犬な
る正整数Ｎで正規化した値ΔＸ／Ｎ、ΔＹ／Ｎをとるア
ナログ電気信号に変換する一対のデジタルアナログ変換
回路と、該一対のデジタルアナログ変換回路に対応する
一対のアナログ加減算回路と、前記Ｎの値に対応する個
数のクロックパルス信号を発生するクロックパルス発生
回路と、前記一対のアナログ加減算回路の各出力をそれ
ぞれ前記クロックパルス信号に同期して逐次標本化しそ
の値を保持する一対のサンプルホールド回路とを備え、
前記一対のアナログ加減算回路において前記デジタルア
ナログ変換回路の各出力信号と前記サンプルホールド回
路の各出力信号とのそれぞれ対応するものを互いに加減
算することにより前記線分をＣＲＴ等の図形表示装置に
表示するために必要となる偏向信号を得ることを特徴と
する線分発生方式にある。
以下、図面について説明する。
第３図は本発明の一実施例を示すものであって、図中１
および２はそれぞれ外部から与えられる線分の増分デー
タΔＸ、ΔＹを置数するためのレジスタであり、３およ
び４はレジスタ１，２に！されているΔＸ、ΔＹをそれ
ぞれΔＸ／Ｎ、ΔＹ／Ｎなるアナログ電気信号に変換す
るためのデジタルアナログ変換回路（ＤＡＣ）である。
および２はそれぞれ外部から与えられる線分の増分デー
タΔＸ、ΔＹを置数するためのレジスタであり、３およ
び４はレジスタ１，２に！されているΔＸ、ΔＹをそれ
ぞれΔＸ／Ｎ、ΔＹ／Ｎなるアナログ電気信号に変換す
るためのデジタルアナログ変換回路（ＤＡＣ）である。
５．６はそれぞれスイッチ回路であり、７，８はそれぞ
れアナログ電気信号の加算回路である。
れアナログ電気信号の加算回路である。
９゜１０はそれぞれクロックパルス発生回路１１よりの
クロックパルス信号に同期してアナログ回路７゜８の出
力信号を標本化して保持するためのサンプルホールド回
路である。
クロックパルス信号に同期してアナログ回路７゜８の出
力信号を標本化して保持するためのサンプルホールド回
路である。
次に本発明方式の動作を説明する。
いま、前記レジスタ１，２にはそれぞれ線分の増分デー
タΔＸ、ΔＹが置数されているものとし、スイッチ回路
５，６はそれぞれ接地側に接続されているものとし、ま
たサンプルホールド回路９，１０はそれぞれＸｏ、Ｙｏ
なる値を保持している状態において、前記アナログ
加算回路７，８の出力信号Ｘ（ｏ） 、 Ｙ（ｏ）はそ
れぞれ Ｘ（ｏ）−Ｘｏ、 Ｙ（ｏ）−Ｙｏ −・・（５
）となっている。
タΔＸ、ΔＹが置数されているものとし、スイッチ回路
５，６はそれぞれ接地側に接続されているものとし、ま
たサンプルホールド回路９，１０はそれぞれＸｏ、Ｙｏ
なる値を保持している状態において、前記アナログ
加算回路７，８の出力信号Ｘ（ｏ） 、 Ｙ（ｏ）はそ
れぞれ Ｘ（ｏ）−Ｘｏ、 Ｙ（ｏ）−Ｙｏ −・・（５
）となっている。
次にスイッチ回路５，６の接続状態をそれぞれ接地側か
らＤＡＣ３，４側に切換えると、アナログ加算回路７，
８の出力信号Ｘ（１） 、 Ｙ（１）はΔＸ
ΔＹ Ｘ（１） −Ｘｏ ＋ −１Ｙ（１）−Ｙｏ ＋ −−
−（６）Ｎ Ｎ となる。
らＤＡＣ３，４側に切換えると、アナログ加算回路７，
８の出力信号Ｘ（１） 、 Ｙ（１）はΔＸ
ΔＹ Ｘ（１） −Ｘｏ ＋ −１Ｙ（１）−Ｙｏ ＋ −−
−（６）Ｎ Ｎ となる。
この後クロックパルス発生回路１１よりＮ個のクロック
パルス信号を順次サンプルホールド回路９，１００双方
に同時に送出すると、該クロックパルス信号における第
１番目のクロックパルス信号を送出し終った時点におけ
るアナログ加算回路７，８の出力信号Ｘ（ｉ） 、 Ｙ
（ｉ）は次式のようになる。
パルス信号を順次サンプルホールド回路９，１００双方
に同時に送出すると、該クロックパルス信号における第
１番目のクロックパルス信号を送出し終った時点におけ
るアナログ加算回路７，８の出力信号Ｘ（ｉ） 、 Ｙ
（ｉ）は次式のようになる。
（但し、ｉ＝１．２・・・・・・Ｎ）
上述の（５）、（６）、（７）式よりｉ′−１とおくと
、アナログ加算回路７，８の各出力信号Ｘ（ｉ）’νＹ
（ｉ）’は（但し、ｉ′−０，１・・・・・・Ｎ） と表わされる。
、アナログ加算回路７，８の各出力信号Ｘ（ｉ）’νＹ
（ｉ）’は（但し、ｉ′−０，１・・・・・・Ｎ） と表わされる。
（８）式のＸｉ’、Ｙｉ’は始点の座標が（Ｘｏ 、
Ｙｏ） −増分データがΔＸ、ΔＹなる線分上の点の座
標を表わしている。
Ｙｏ） −増分データがΔＸ、ΔＹなる線分上の点の座
標を表わしている。
したがって前記スイッチ回路５，６の接続状態をそれぞ
れ接地側からＤＡＣ３，４側に切換えた後、一定時間Δ
ｔなる間隔でパルス発生回路１１よりＮ個のクロックパ
ルス信号を出力することにより、アナログ加算回路７，
８の出力として前記線分を点列で近似表示する場合に必
要となる各近似点の座標を順次アナログ電気信号として
得ることができる。
れ接地側からＤＡＣ３，４側に切換えた後、一定時間Δ
ｔなる間隔でパルス発生回路１１よりＮ個のクロックパ
ルス信号を出力することにより、アナログ加算回路７，
８の出力として前記線分を点列で近似表示する場合に必
要となる各近似点の座標を順次アナログ電気信号として
得ることができる。
第４図に上記方式により線分を発生、表示した場合の模
式図を示すが、この様に本発明方式によれば表示した線
分に段差が生じることなく、なめらかな線分を得ること
が出来るのである。
式図を示すが、この様に本発明方式によれば表示した線
分に段差が生じることなく、なめらかな線分を得ること
が出来るのである。
以上説明したように本発明方式によれば、外部から座標
情報として与えられた線分をＣＲＴ等の図形表示装置に
表示する場合に必要となる偏向信号を簡易な構成の回路
で容易に得ることが可能となり、また本発明による方式
を用いて得た偏向信号によって指定される線分の近似点
列は与えられた線分上に整列するためＣＲＴ等に表示し
た場合、なめらかで美しい線分の表示が可能となるとい
う利点がある。
情報として与えられた線分をＣＲＴ等の図形表示装置に
表示する場合に必要となる偏向信号を簡易な構成の回路
で容易に得ることが可能となり、また本発明による方式
を用いて得た偏向信号によって指定される線分の近似点
列は与えられた線分上に整列するためＣＲＴ等に表示し
た場合、なめらかで美しい線分の表示が可能となるとい
う利点がある。
第１図は従来の線分発生方式の一例を示すブロック回路
図、第２図は従来の線分発生方式により線分を発生・表
示した場合の模式図、第３図は本発明方式の一実施例を
示す線分発生回路の構成図、第４図は本発明方式により
線分を発生・表示した場合の模式図である。 １．２・・・・・・レジスタ、３，４・・・・・・デジ
タルアナログ変換回路、５，６・・・・・・スイッチ回
路、７，８・・・・・・アナログ加算回路、９ 、１０
−°・・・サンプルホールド回路、１１・・・・・・ク
ロックパルス発生回路。
図、第２図は従来の線分発生方式により線分を発生・表
示した場合の模式図、第３図は本発明方式の一実施例を
示す線分発生回路の構成図、第４図は本発明方式により
線分を発生・表示した場合の模式図である。 １．２・・・・・・レジスタ、３，４・・・・・・デジ
タルアナログ変換回路、５，６・・・・・・スイッチ回
路、７，８・・・・・・アナログ加算回路、９ 、１０
−°・・・サンプルホールド回路、１１・・・・・・ク
ロックパルス発生回路。
Claims (1)
- １ 外部より与えられる線分の増分データΔＸ、ｄＹを
保持する一対のレジスタと、該一対のレジスタに置数さ
れた増分データΔＸ、ｄＹをそれぞれΔＸ１ΔＹの絶対
値が犬なる方の値より犬なる正整数Ｎで正規化した値Δ
Ｘ／Ｎ、ΔＹ／Ｎをとるアナログ電気信号に変換する一
対のデジタルアナログ変換回路と、該一対のデジタルア
ナログ変換回路に対応する一対のアナログ加減算回路と
、前記Ｎの値に対応する個数のクロックパルス信号を発
生するクロックパルス発生回路と、前記一対のアナログ
加減算回路の各出力をそれぞれ前記クロックパルス信号
に同期して逐次標本化しその値を保持する一対のサンプ
ルホールド回路とを備え前記一対のアナログ加減算回路
において前記デジタルアナログ変換回路の各出力信号と
前記サンプルホールド回路の各出力信号とのそれぞれ対
応するものを互いに加減算することにより前記線分をＣ
ＲＴ等の図形表示装置に表示するために必要となる偏向
信号を得ることを特徴とする線分発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4778777A JPS5821276B2 (ja) | 1977-04-27 | 1977-04-27 | 線分発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4778777A JPS5821276B2 (ja) | 1977-04-27 | 1977-04-27 | 線分発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53133332A JPS53133332A (en) | 1978-11-21 |
| JPS5821276B2 true JPS5821276B2 (ja) | 1983-04-28 |
Family
ID=12785075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4778777A Expired JPS5821276B2 (ja) | 1977-04-27 | 1977-04-27 | 線分発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821276B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152489A (ja) * | 1983-02-18 | 1984-08-31 | 横河電機株式会社 | ラスタ・スキヤン表示装置 |
-
1977
- 1977-04-27 JP JP4778777A patent/JPS5821276B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53133332A (en) | 1978-11-21 |
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