JPS58205283A - 値＋１、−１または０のプログラマブルな係数を用いるａ−ｄ相関器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、値が＋１１−１または０であるプログラマブ
ルな相関係数を用いるＡ−Ｄ相関器に係わる。

このような相関器はレーダ、ソナー、通信、またはデー
タ処理などの泳々な分封て適当な濾波、過程の識別また
は信号処理等広く通用されている。

本発明において提案される相関器は、 人力のアナログ信号の８１＠用サンプルを受信する！荷
転送シフトレジスタ、 電荷転速し２スタｑ！ｒ段の出力において傷考を取消す
手段、 電荷転送レジスタ出力からの、取消しデ・ぐイスによっ
て取消されなかった出力信号を＋１′１たは−１によっ
て乗算する＋段、 ・ｌＯまたは１のプログラマゾルなデジタル出力ヲ弔す
る２個のシフトレジスタでろって、一方は取消しデバイ
ス金、また他方は乗算器をこれら２個のレジスタの各出
力に接続されたメモリを介して雷す御する２１固のソフ
トレジスタ、乗算器の出力遍号を代数的に７１（ＩＪＩ
する手取、及び亀＃ｒを読取り、相関器から電気的出力
信号を得る手段 を言む。

本発明のその池の特徴、目的及び成果を可能な一具体例
によって、添付図面を参照しつつ以下に祥述する。

添付図面において、同様の構成部分には同じ参照付方を
用いるが、より明瞭に図示、するために様々な構成部分
の央轍の寸法及び比率ｉｌ′ｉｌ視しない。

第１図に、本発明による相関器の一般的な原理ｔｅｉ５
２明するフローシートを示す。

この相関器ｉ′を奄旬転込シフトレジスタ１を含み、こ
のレジスタはアナログ入力信号Ｅの相関されるべきサン
プルを受信する。各サンゾルにレジスタの一つの氏から
次の段へ、−１！！１に：Ｔで転送される。

ｊｌｅ１〜ｅ　Ｎ　ｆ、記号Ｔを付した正方形で表わす
。

アナログレジスタｌの各段の出力は、白該ざからの出力
信号を取消す手段２と接続されており、この手段はＸ印
を付した円で表わ畑れ、１直０または＋１のプログラマ
ゾルなデジタル出力を具えたシフトレジスタ４によって
メモリｍｆ介して制御される。デジタル出力レジスタ４
からの各出力信号はメモＩＪ　ｍに達して、取消しデ、
６イス２の１１＠を制御する。

デジタル出力レジスタ４からの信号が０であるか１でお
るかに依って、レジスタ↓の段ｅｋからの出力信号Ｂ　
（ｔ−ｋＴ）は値０または＋１の係数ｆｈ　）ｋによっ
て乗算される。

第１図に示すように、取消しデバイス２からの１ 信号は次にやはりＸ印を付した円で表わされる手段３へ
進入し、この手段はアナログレジスタのあらゆる段から
の、取消しデ・ζイス２によって取消されなかった出力
信号を＋１または−１によって乗算する。

取消しデバイス同様、＋１またけ一１乗算器は１直０ま
たは＋１のプログラマブルなデジタル出力？具えたシフ
トレジスタ５によって、メモリＭを介して制御される。

デジタル出力レジスタ５力λらの各出力信号はメモＩＪ
　Ｍに達して、乗算器３の１個を制御する。

促ってデジタル出力レジスタ５からの信号次第で、既に
係ａ、　（ｈ３）ｋによって乗算器れたアナログレジス
タの段ｅ、からの出力信号Ｂ（ｔ−ｋＴ）は、ｉ＋　１
１ｆｃＢ−１の係数（ｈｍ）ｋによって更に乗算器れる
。

乗算器の出力信号は次いで代数的加皿デ／マイス６文び
ｆａ取りデバイス７へ進入し、それによって相関器から
電気的出力信号Ｓが得られ、この信号は次のように表わ
をれ得、 ここでｋは係数の段ランクである。

換百すれば本発明によって、サンプリングされたアナロ
グ入力信号Ｅを＋１、−１’Ｅたは０のプログラマブル
な係数と相関することが可能となる。

デジタル出力レジスタ４及び５の入カヘ込られてメモＩ
Ｊ　ｍ及びＭに記憶される信号に、ｏｔ′ｆｃは１の形
態へ容易に変換される。従ってアナログレジスタ１の所
与の攻ｅ、に関し、係数（ｈａ）ｋ’ｔｉ直０またはｌ
とすること、及び係数（ｈｍ）ｋを１低＋１または−１
とすることが可能である。即ち、槓（ｈａ）ｋｘ　（ｈ
ｒｒＩ）ｋ　Ｉｔｌ＋直七１、−１またＦＸｏを有し得
る。

第２図に、本発明相関器の原理をより詳細に示す。

アナログレジスタ１は図の中央に、またデジタル出力シ
フトレジスタ４及び５は図の腋上部及び破下部に位置し
、該レジスタは異なる段に関して、記号τ（データを一
つの坂から次の段へ転送するのに必壺な時間を意味する
）を付した一連の正方惑によって表わさｎている。

取ｌ肖しデ／９イス２ｖ′ｉ、アナログレジスターの各
氏の出力と基準電［Ｖａとの闇に接続された幾つかの電
子的スイッチｉｎ〜１１ｐ４２”ら成る。これらのスイ
ッチは、デジタル出力レジスタ４の各板の出力と接続妊
れたメモリｍからの信号ｎ１〜ＲＮＶｃよってｈ’ｒＨ
−Ｇれ、このスイッチのメモリ出力による慣」御を破線
によ゛つて示す。

メモリの出力信号次第で、スイッチｉｕ〜ＩＩＮは四き
または閉じる。

一、２図石干に、アナログレジスターのｋｅＮのスイッ
チｊＩＮをＩ罰じた状態で示す。段ｅＮの出力における
電灯の読取りａ、この川７Ｕに現準亀位ｖＲが与えられ
るためブロックされる。係数（ｈ　）ＮはＯに寺しい。

該出力ｅＨから規準峨征へのｔｔｉの移動触路を、人矢
印によって示す。段ｅＮではこの段の出力と、第２図板
上部に示したように猟数０との間に相関が起こる。

＋１または−１による末算由は、並夕１」に接続された
２個の電荷読取りトラック（Ｖ“及びＶ−）から成る。

これら２匍のトラックは、アナログレジスタ１の各段の
出力と接続はれている。各トラックは少なくとも１個の
スイッチを含み、トラック■＋はスイッチ１２１〜Ｉｍ
Ｈｋ、またトラック■−はスイッチｉｎｌ〜１３Ｎを冨
む。谷スイッチは、アナログレジスタ１の段の出力と長
方形で表わされた代数的加に＃６及び読取りデバイス７
との闇に査続−ｇれており、更に当鈑スイッチがトラッ
ク■“の一部である場合は差−増幅器８の正入力と、あ
るいは当該スイッチがトラックＶ−の一部である場合に
はその貴人力と接続される。

差動増幅器は演算増、、幅器でも、あるいは１９７８年
９月２６日付で出願人ＴＨＯＭ８ＯＮ−Ｏ８Ｆによって
出願されたフランス％許出願第７８２７５０５号に記載
されたような、切替型コンデンサを具えた差動増揺器で
もよい。

スイッチＩ！Ｉ〜ｉｚＨ汝びｉ３＋〜１３Ｎは、デジタ
ル出力レジスタ５の段の出力と接続されたメモリＭによ
って操作される。絹２図は、谷メモＩＪ　Ｍか二つの相
補出力Ｕ、醍びＵｌ−ＵＮ及び「、を符っことを示して
いる。斗メモリに自し、一方の出力がトランク■１のス
イッチを、１屯方の出力がトラック■−のスイッチを制
働する。

第２図の五手に取ｅＩＱスイッチｉｚ＋を−いた状四で
、１だ同じＫのスイッチｉｓ＋を閉じた状態で示す。係
数（ｈｍ）弓は−１に寺しい。取消しデバイスのスイッ
チｉ１１は開いており、従って第一のＲｅ＋の出力から
電荷が読取られ得、この時係数（ｈ２）弓１”［、ＩＫ
等しい。太矢印は第一の段の出力からの電荷によるスイ
ッチｉｓ＋０１！！！過を示しており、この・運Ａ　ｔ
ｉｔよって該電封は差動増幅器８の負入力に到達する。

段ｅ４からの出力信号は、第２図句上部に示したように
係数−１と相萄芒れる。

段ｅ２のスイッチｉ　ｐ＆ひｉｓ２は尋いており、差切
増＠器の正入力に接続されたスイッチｉｎは閉じている
。ＦＩｉｌちＥｉｅ２からの出力信号は係数＋１と相＠
てれる。

本発明による相関器に、３種類の係数＋１、−１及び０
を発生するのに２個のデジタル出力レジスタしか必要と
しないという利点を有する。

第３図に本発明の一具体例を示し、第４図（ａ）〜（ｃ
）によって第３図の相関器の動作方法を説明する。

この具体例でｉｒ：ｉ、アナログレジスターは率相鬼流
によって動作する。第４図（ａ）の左手にこのレジスタ
の長手方間断面が示され、この断面は矢印の示す電荷の
転送方向に沿うものである。このアナログレジスタは、
転送電極ｅ　と蓄積電極ｅ８とから成る電極対を富む。

レジスタの各段は二組の電極対を含み、−ｔの一方の対
は低いレベルと商いレベル■φとの闇を振動するクロッ
ク信号φを受信し、また他方の対の蓄積［極１ｄ＝光取
り電極であって、段から発せられる電荷の読取りに使用
てれ、従って電荷読取りデバイスと接続きれて２ジ、同
じ幻の転送！極の方は、しはし；σ■φ／２に寺しく選
択はｎる現準電圧と接ｆｆｃはれている。

第４図（ａ）において、転送％極と著Ｓ畦極とは同一平
面上に位置する。従って、単一方向への１４転送は牛導
捧奉叡９への不純物の打込みによって実現されるが、こ
のような転送はまた付加的な厚みの酸化物を用いること
によっても達成される。

第３図に、アナログレジスタ１の平面図上水す。

よシ明瞭に図示するため転送電極を省略し、記号φを付
された、クロック官号φを受信する蓄積電憔ｅＢ及びに
読取シを極ｅ１のみを示す。

第４図（ｂｉ及び（ｃｌは、牛導体基板９のチャネルの
電位の変化を表わす線図でそ・る。少数キャリヤの存在
を、斜線部分によって示す。

第４図（ｂ）の圧平にはクロック信号φが高レベルの時
、読取り用亀荷童Ｑ８が蓄積電極下にあること信号φが
低レベルに変わると電気音Ｑ８が読取多電極ｅ　１．ｌ
下に達することが水式れている。■φ／２並びに絖取り
デ・ζイスと接続された電極対下のチャネル電位は、φ
が＾レベルから低レベルへと移動しても、あるいはヤの
逆の場せでもほとんど変化しない。

第３図にデジタル出力レジスタ４及び５と、これらに伴
うメモリｍ及びＭを示す。アナログレジスタの読取り電
極ｅＬは、次の４ａ類のＭｏｓトランジスタと接続され
ている。

取消しデ、Ｓイスの電子的スイッチを構成する１！１〜
’ＩＮＩＩ　これらのトランジスタはそのドレイン及び
ソースによって読取シミ極と規準電位■８との闇に接続
され、またそのゲートはメモリｍの出刃２信 貫して、ＭＯＳ　）ランジスタの型（減損型（ｄｅｐｌ
ｅ山ｏｎ）トランジスタか累積ｌａ！！（ｅｎｒｉｃｈ
ｍｅｎｔ）　）ランジスタか）と七の分極とに、トラン
ジスタが例えはメモリの出刃信号が論理レベル１である
時導電状悪となり、従って該出力信号が論理レベル０の
時には反対にグロックされるように選択きれる。

絖取り電惨と規準電位■８との闇にそのドレイン及びソ
ースによって接続１転１だそのゲートに与えられるクロ
ック信号φによって制ｇｌ−ｇｎる、絖厭シテ・ζイス
の一部、を構成しているＱｌｌ〜ＱＩＮ。

乗算器のスイッチｉ２ｔ〜１Ｎ及びｉｓｌ〜１３Ｎを構
成する、トラック曾のＱ２１〜Ｑ２Ｎ及びトランジスタ
のＱｓ１〜Ｑ３Ｎ６　　これらのトランジスタは七のド
レイン及びソースによって胱球り゛電電と、相関器全体
に共通の差動瑠幅器８の正入力かまたは買入力との旬に
接続されている。第３図の具体物において、トランジス
タＱ２１〜Ｑ！Ｎ及びＱｓ＋〜Ｑ３Ｎは二重ゲートのＭ
ＯＳ）ランジスタであり、これらのトランジスタの一方
のゲートｔａメモリＭからの信号によって制御される。

二乗ゲート八４０Ｓトランジスタの代晋として２個のＭ
ＯＳ）ランジスタが直列に接続逼れ得、このうちの一方
は乗算器の一部を構成してメモリＭの出力によって制御
でれ、まｆｃｔ１ｇ方は読取りデ，Ｓイスの一部を構成
して規準電位■。によシ制御とれる。第３図の具体物で
は、規準電位■。を受取るのはトランジスタ（ｈｘ〜Ｑ
Ｂ及びＱ３１〜Ｑ３Ｎの第二のゲートである。

第３図において、差＠増幅器の正入力（点Ａ＋）及び負
入力（点Ａ−）に、接地されたコンデンサｃ１及びＣ２
亜びにＭＯＳ　ｈランリスタＱ１及びＱ２と接続されて
おり、上記の２１回のトランジスタはそのドレイン及び
ソースによって点Ａ“及びＡ−と規準電位■との間に接
続される−これらのトランジスタのゲートは、クロック
信号φを受信する。コンデンサＣ１及びＣ２亜びにトラ
ンジスタＱ１及びＱ２は、相関器の読取りデバイスの一
部を構成している。上記２個のトランジスタと同様に動
作する別の制御回路を使用することも熱論ＯＴ！であろ
う。

第３図に示した相関器の動作を、トランジスタＱｏ　＋
　Ｇ２１及びＧ２の千４体基似における表面電位の変化
を示す第４図（ｂ）友ひ（ｃ１石手を特に参照しながら
次に説明する。

例えば氏ｅ１の晴取り篭惨ｅ　Ｌ　Ｉは、点Ｂにおいて
トランジスタＱ１１＋　Ｇ２１　＋　ｉｎ及びＱｓｌと
接続してい心。第４図ｆａｌには、Ｑｎ！ＱひＧ２１の
みの羨手方同断向が示てれている。

第４図（ｂ）に、クロック信号φが尚レベルの時の基板
の表面電位を示す。

第４図（ｂ）左手には、信カ電気重Ｑ８はφと接吠嘔ｆ
′Ｌｆｃ畜槓亀囃下に存在することが示されている。

第４図（ｂ）石＋においてトランジスタＱｕの、ＶＲと
恢続嘔ｎたタイオードＤ、はこの電位をトランジスタＱ
ｘｔのゲート下と、点Ｂ江接続された、トランジスタＱ
ｏ　＋　Ｇ２１　＋　ｉ＋＋及δ、卜Ｑ３＋に異通のダ
イオードＤ２下とに課する。この電位はまたトランジス
タＱ、２１の一方（うゲートＧｌ下にも課せらｎ、この
ゲートにメモリＭの出力■１と接続さｎている。、上記
出力１’Ｊ状ｆｌ　１であり、Ｇ２１のゲートは鍋レベ
ルトされる。一方のゲートが状８０の出力Ｕ、　［よっ
て制御されるトランジスタＱ３１にブロックでれる。

同情に、トランジスタｉ１ｘは状態０であるメモリｍの
出力Ｒ１によって制御され、従ってブロックきれる。

三員ゲートＭＯＳトランジスタＱｚｔの他方のゲートＧ
２１グ、規準電位Ｖ。を丈叡る。このゲート下のチャネ
ル電位Ｈｖ。−ＶＴに等しく、ここで■アとは、トラン
ジスタＱｈ＋のしさい（直電圧である。■ｏ−ｖ、ｒ１
は■８よシもごく膚かに低くおるべきであり、その結果
点Ｂは、クロック信号が亮レベルのうちは読取りデバイ
スの右側部、分から４断ぢれる。

規準電位■。・ま、■８〜ｖｏ−ｖ、＝ｖφ／２となる
ように選択され得る。

転送／読取り電極対の２個の電極に与えられる電位はほ
ぼ同一である。

クロック信号φがトランジスタＱ！のゲートに与えられ
、このトランジスタのダイオードＤ４はｔ位ｖ’ｌ受取
り、またダイオ−）″Ｄ３ｒｉ点Ａ−においてコンデン
サＣ２と接続されている。第４図に２いて■は■ゆ−ｖ
Ｔを凌いでおり、従ってトランジスタＱ　ｚ　Ｆｌ　ｔ
ｉｐ　ｎされている。コンデンサＣｚＶ”ルベルＣ２（
■φ−ｖＴ）に光電される。上記トランジスタＱｔは、
三億管のように動作することも可Ｉ］シであろう。

タイｙＦ　　）　Ｄ　ｓ　ノ％　ｉ　Ｖ、ｔ、　−ＶＴ
　ホ、Ｇ２１のゲートＧｌ及びＧ２の電位■φ／２並び
にダイオードＤ２の電位よりもはるかに向い。てこでト
ランジスタＱ、２１は飽和状態に分極される。

第４図（ｃ）は、クロック信号φが低レベルの時の基板
のチャネル′亀恒を示す。

この図の圧子には、睨取り用電荷量Ｑ８の読取りｔ＊ｅ
Ｌｌ下へのチリ看が示されている。

Ｑｔｔのゲートは低レベルのクロック信号を受信して、
■８と接続されたダイオードＤ！を欧取りデバイスのヤ
の旭の部分からＢ断する。トランジスタＱ、ｚ１は、依
然飽和状態に分極されたままである。

第４図（Ｃ）の圧子部分に示された。読取り電極ｅ４，
１下に到達した電荷量Ｑ８によって点ＢＫおける表面電
位は低下し、低下した点Ｂの電位はゲートＧ意によって
■φ／２＝■ｏ−■Ｔ′１で直ちに回復される。

クロック信号φが低いレベルに変化したことによってト
ランジスタＱ２がブロック嘔れたので、電荷量Ｑ８は点
Ａ″″へ送らｎ、コンデンサ（３，を放電する。

差動増幅器の負大力は、電荷量Ｑ８の読取り電極ｅＬＩ
下への到宥によってその電荷を修正でれたコンデンサＵ
、と接続されている。これによって、上記電荷量の読取
りが達成され、ここに説明された具体例では係数−１と
の相関が行なわれる。

電荷量Ｑ８が点ＢＶｃ−ＪＮする時、トランジスタＱｕ
ぼ既にグロックされていなければならない。電極ｅ１，
１への電荷転送は、クロック信号が■φ／２に低下した
時にのみ実現する。トランジスタＱｌｌはφ−ｖＴ＝ｖ
φ／２、即ちφ＝Ｖφ／２＋■アにトいてブロックされ
、ここでｖＴホこのトランジスタのしきい１賦屹圧で々
・る。促って、トランジスタＱｏｌグφ＝Ｖφ／２＋ｖ
Ｔにおいてブロックきれ、電位がｅＬｌ下に到達するの
はφがＶφ／２に等しい場合のみである。

通烏、僚々な鋭準電圧、Ｑｌｌのしきい頃電圧、及びク
ロック信号の嶽幡は、Ｑ、３がトランジスタＱｌｌのブ
ロックＩｔている間に点Ｂに達するように選択されなけ
ればならない。

向じ〈読取りｔ便ｅＬ１０例でゆくと、係数＋１による
相関が生匹するためにはメモＩＪ　Ｍの出力においてＵ
、は０に等しく、またＵ、ｆｌｌに４Ｌ＜なければなら
す、かつメモリｍの出力に？いてＰ１＝０が維持されｌ
ければならないことが認められ侍る。この嶺合Ｑ、ｚ、
！ｑブロックさｆＬ％篭伺ｔＱ８は、差（増幅器の正入
力と接続てれたトランジスタＱｓｘを通過する。

係数０との相関が生起するためには、メモリｍの出力に
おいてＲ１は１６Ｃ４−しくならなけれはならない。こ
の場合は、トランジスタ１１１はクロック信号φが高く
ても低くても導電状態となる。ｉ。

と接続された亀泣■８は点Ｂに水成的に課ぜらｎ。

その結果電荷ｇ取りはブロックされる。電荷量Ｑ８がｔ
極ｅｌ、１下に到着しても、固定された電位を有する点
Ｂに２いて電位の変化は起こらない。Ｑ８ｉｌ′ｉ読取
られず、コンデンサ０１及びＣ２の電荷に変化せず、係
数０との相関が生起する。

ｆ＃鵬、本発明において提果される相関器は半相動作以
外の、例えば二相または三相動作のアナログレジスタを
含んでいてもよい。

単相動作には、クロック信号の数を減少する、及び高周
波による操作□゛を可能にするという利点がある。

アナログレジスタ１は、高いレベルに分いて重なり合う
、反対の位相を有する２個のクロック信号ψＩ受ひφ窒
による三相動作を行ない侍る。信号φｌは払込／畜槓篭
極対に与えられ、φ２は、転送／読取りｔ極対の一部を
構成する転送電極に与えられる。次いで、ヤの位相をφ
１に関して遅延されたクロック信ぢφ３かＱｔｔのゲー
トＧ！に再見られる。ＱｕのダイオードＤ１ｒＥ接地さ
れ、Ｑｌｌのゲー）ｉ４、φ２が低レベルに変わる時点
とφ３が南レベルに変わる時点との闇において尚レベル
でアルクロック信号φＲＡＺを受信する。

デジタル出力レジスタ４及び５ａＭＯ８）ランジスタで
あっても、あるいに例えば電荷の不在がθを、その存在
が１を表わすａｍｍ送込レジスタめってもよい。この場
合メモリｍ及びＭは、１９７８年９月１５日付で出願人
ＴＨＯＭＳＯＮ　−Ｏ８Ｆによって出願でれたフランス
符許出願第７８２６５５２号に記載されたよ゛うな電荷
転送デバイスによって構成され得る。メモＩＪ　Ｍには
、相補出力を得るためにインバータがシの用されるが、
これもまた゛電荷転送デバイスで象り得る。

第５図に、不発明相関器に使用され得るメモリのチャー
トラ示す。このメモリには、２犠の相補出力Ｕ及びＵ？
ｉするというオリ点がある。

このメモリは旦夕ｌ」に修続きれた２面のインバータ？
含み、これらのインバータは各々、直７７＋４に接続き
れた２個のＭＯＳトランジスタから成シ、かつ２個の規
＄電圧■ＤＤ及びｖ８ｓと接続されている。

ｖＤＤと接続σｔたＭ（ＩＳ）ランジスタＴ１及びＴ３
に減偵型トランジスタで、そのゲートもｖＤＤと接続き
れておシ、また■８８と接続されたＴ、及びＴ４に累積
型トランジスタである。第一のインバータの入力りはＴ
２のゲートに達し、Ｔ２の出力ＵはＴＩ及びＴ２に共〕
舟の点に達する。この出力はＴ４　のゲートと接続され
、直列に接続された２２個のインバータの出力ＵはＴ８
伎びＴ４に共通の点に達する。

別の累積型ＭＯＳトランジスタＴ５がそのＰレイ／及び
ソースによって、直列に接続場れた２個のインバータの
人力りと出力ＵとのｆｉＪに接続されている。このトラ
ンジスタのゲートは、クロック信号φＬによって制仇さ
れる。

点［）（コまた、 接地≧れたコンデンサＣＤ１ 規準電位■１とも接続され、またそのゲートかクロック
信号φ、によって制＠Ｊ場れる累積ｆｉＭＯｓトランジ
スタＴ６、及び デジタル出力レジスタ４及び５の一方の段の出力と接続
さｎ１′またクロック信号φＤによって制へざする、ス
イッチによって表わされたゲートＧｖＢに関して表わ丁
しスポンス曲ｒｐ＃ａを破線によって示す。また、直列
に接ｆｖｒ、芒れた２個のイン、５−タのレスポンス曲
線すを集線で、Ｖ、＝Ｖ、における二分割線Ｃをａよ妙
も間隔の開いた破線で示す。

曲線ａ及びｂに各々、遷移ゾーンによって分離石メモリ
が過正に動作するに（グ、曲線すは遷移ゾーン内で１よ
り大きい利侍を有しなければならず、遺百すれば二分割
ｄｃと３点において交わらｌけｎばならない。このよう
な３点の一つのＭは遷移ゾーン内に位置し、他の２点Ｂ
及びＨｉｄ低レベル及び尚レベルの安定状態中に位置す
る。

この条件はまた次のようにも表現でれ得る。即ち、Ｔ２
及びＴ４のチャネルの長さくつまりこれらのトランジス
タのドレイ／及びソース全形成している二つの孤散部分
間の距離）をＬｌ、幅をＷｌとし、またＴ１シびＴ３の
チャネルの長きをＬｌ、幅をＷ、として、比率Ｗ１／Ｌ
１をＢ　１　％　Ｗｚ　／　Ｌ　２をＢ冨とすると、Ｂ
１はＢ：よシもはるかに大でなければならない。

二分割線Ｃは曲線すを二種類のゾーン；ｖ８カｖ、よシ
も大である、即ち（Ｖ、　／Ｖ、　）　−１が正である
第一のゾーン、及び 〜８が■、よりも小である、即ち（Ｖ８／Ｖ、　）−１
か負であるルニのゾーン に分割する。

第６Ａ（ａｔ〜（ｃｌＦ、Ｌクロック信号φ□、φ１及
びφ。

を示し、こりメモリの動作方法を説明する。

クロック侶ぢは、新しいデジタルデータの記憶のために
のみ介入する。時点ｔ６の俊、φ、は制レベルでりり、
φ１及びりは低レベルである。遅航する六つの時点ｔ１
〜ｔ６が図示烙れている。φ１かｔｌからｔ６まで低レ
ベルである一方、φ１に１２から重３まで、またφｐ　
Ｉｔｓ　Ｌ＋からｔｌ１で尚レベルでめる。

ｔｌに２いてφＬは低いレベルに変わり、これによって
トランジスタＴ６４’ｆｆブロックさｎる。入力りに出
力Ｕから遮断される。

ｔ　２　Ｖｃ２いてφ１が尚レベルに質わ２と、Ｔ６が
２！４．′ａ状態にはれ、コンデンサ０１は電位■１に
充電はれる。

この電位■１は、検出されるべき電荷が電子でろるか正
孔であるかに依って、作用点を曲蛛す上の■８が■８よ
りも入きい／−ンか、萱たは■８か■□よりも小さいゾ
ーンに位置させるようなものでなけれはならない。

第７図は、検出烙するべき電荷カニ電子である場せ？示
している。作用点Ｊは曲線すのｖ８；６−　Ｖ、よりも
大きいシーツ、即ち殊Ｃより土のゾーンに位置 直している。

ｔ３においてφ□は低ノベルに変化し、コンｆンササＣ
Ｄの電位は浮動状態となる。

ｔ４においてφアは一レベルに変化する。電信が、メモ
リｍまたにＭの入力へ遅し得る。

この段が＠ｆＩｉＱ。を有しているとコンデンサＣＤの
ｔ荷は、該電萄童が点りに到達するために減少するであ
ろう。

曲線す上の作用点はＪから、ｖ８がｖＢよシ小さいゾー
ンに位置するｋへと移動する。

この取が眼荷Ｎ會セしていない場合、ＣＤの篭筒に変化
に無く、作用点ｒｉＪに留まる。

ｔ５　ＫｈいてφＰは低レベルに変わる。

ｔ６においてφ１が商いレベルに変化し、トランジスタ
Ｔ５は専篭状聾となって入力りを出力Ｕと接続する。

出力Ｕは低インピーダンスを、′ｇ！た入力りは高イン
ピーダンスで令するので、出力はその電位を入力、に課
する。

便って、作用点が■８より■８の万が小さいＫに位置し
ていると、■８はｔ６以佐低下しがちである。

作用点１−Ｉ移顎し、金や二分割線Ｃ土に位置する必安
があるので点Ｂにおいて安定する。

作用点がｖ８よりｖ８の方が大きいＪに泣眞している場
合には■８は上昇する＃回にあり、作用点はＨに移動す
る〇 第２図のデジタル出力レノスタ４または５の段が箪荷童
Ｑ。ヲ萌しているかどうかに依って、メモリは出力Ｕに
おいて状態０または１に対応する、全く異なる大きさの
二つの電圧を発生する。

相補的な成果が、出力Ｕにおいて得られる。

コンデンサＣＤは、点りと接続きれたトランジスタＴ、
Ａ）ひＴ６の、ドレイン及びソースを形成する不純物拡
散部分の櫟遊容重のみから成っていてもよい。

不発明は、本明細簀及び祭付図面に示きれた具体例に限
定はれるものではなく、当業者によって多くの髪形及び
変更が、本発明の、特許請求の範囲に明示された理念及
び範囲を離れることなく考察これ得る。

【図面の簡単な説明】

舅１図及び第２図はｆＴＴ規な相関器の２種類のフロー
シート、第３図は新規な相関器の一具体例を示す説明図
、第４図（ａｔ〜（ｃｌは第３図の相関器の動作の説明
図、第５図は新規な相関器に使用されるメモリの説明図
、第６図（ａ）〜（ｃ）は第５図のメモリへと兜ぞら几
々タロツク丁呂号の説明図、第７図１７第５図のメモリ
の動作を説明する曲蛛ケ示すグラフでめる。 １・・・吃何私込ンフトレノスク、２・・・淑消しテパ
イス、３・・・乗ａ器、４　、ｓ・・・シフトレノスタ
、６・・・加り茹、７・・・・１Ｃ状りデパイヌ、８・
・・圭勘増−益、９・・・千４体１九 ｌ！、願人トムソンーセエスエフ 代叩人弁理士用　　口　　義　雄 １１理人弁ｉｓ士今　　村　　　元

Claims (1)

1. 【特許請求の範囲】 （１）１直が＋１、−１′または０であるプログラマフ
   ルな相関係数を用いるＡ−Ｄ相関器であって、入力のア
   ナログ信号の相開用サンプル全受信する電荷１込シフト
   レジスタ、 電荷転送レジスタ各段の出力において信勺ヲ取消す手取
   、 電荷転送レジスタ各段からの、框消しデバイスによって
   取消されなかった出力信号を＋１またに−ＨＣよって乗
   算する手取、 Ｘｌり０または１のプログラマブルなデジタル出力を肩
   する２腸のシフトレジスタであって、−万は取〆自しデ
   バイスを、また他方Ｃ１乗算器をこｎら２睡のレジスタ
   の各出力に接続されたメモリを介して制御する２１回の
   シフトレジスタ、乗算器の出力信ｇを代数的にＵｌｌ算
   する＋段、及びｔ荷を読取り、相関器から゛亀気的出力
   侶号を得る手段 を含むことを特徴とするＡ−Ｄ相関器。 （２）取消しデバイスがアナログレジスタの各段の出力
   と接続された、電荷の読取シをブロックする少なくとも
   １１向の電子的スイッチを含み、また＋１または−１に
   よって乗算する手段は各々少なくとも１個の電子的スイ
   ッチを含む亜列さ扛た２個の電荷読取シトラックを含み
   、これらのトラックの一方は差動増幅器の正入力に、他
   方はこの増幅器の負入力に接続され、これらのトラック
   における＊堆、ａのブロックまたは読摩シはスイッチと
   接続された２１ｒＩＡのデジタルレジスタによってメモ
   リを介して制御され、乗算デバイスの上記２個のトラッ
   クに属するスイッチは相補信号によって制御されること
   を特徴とする特許請求の範囲第１項に記載の相関器。 （３）読取りデバイスが、 ｄ取りトラックに２いて一方ではアナログレジスター、
   −ノ谷戚の胱取りｍ喀と、他方では差動増幅器の一方の
   入力とｋ　屹される＾−のＭ　ＯＳ　トランジスタ解、 臣、！ｊｔｉ項電器の谷入方と−−スとの闇に勿試さン
   サの光ｈｋひに第一のＭＯＳ）ランジスタ弁の飽和奮仇
   取られるべき電荷が読取り篭惟下にギ１」令する前に４
   央に実現する１仇回路、及びアナログレジスタの各段の
   読取り１［他と規準□。 一組との出３に傅屹埒７ｔ、読取られるべき亀旬童が読
   取り′電離下に存在しないインタバルの１ｉ４Ｊ読取り
   をフロックする第二のＭＯＳトランジスタ群を含ｖ　　
   　＝　　　　　’　　　＝−’数−−βｔ、−ｒ　　　
   　＝’−’　−−”℃１門ト―参ｉことを特徴とする請
   求 第１項または第２項に記載の相関器。 （４）取消しデバイスが第三のＭＯＳ｝ランジスタ群を
   含み、これらのトランジスタは、そのドレイン及びソー
   スによって電荷転送シフトレジスタの各段（′ノ読取り
   １極と規準電位との間に接吠され、一方のデジタル出力
   レジスタと接続されたメモリの発する信号によって制＃
   芒れることｔ％徴とする特許請求の範囲第３項に記載の
   相関器。 （５１＋ＩＦたｆ；１１．−１によって乗算する手段が
   第四のＭＯＳ｝ランジスタ群を含み、これらのトランジ
   スタは七のドレイン及びソースによって第一のＭＯＳト
   ランジスタ群と直列に接続され、□ またこれらのトランジスタのゲートは一方のデジタル出
   力レジスタと接続されたメモリの発する信号によって制
   御されることを特徴とする特許請求の範囲第３項または
   第４項に記載の相関器。 ｔｔｉｌ　　第四の群のＭＯＳ　｝ランジスタと直列に
   接続さ′ｔ′Ｌた第一の肝の各Ｍ　Ｏ　８　｝ランジス
   タに替えて二車ゲートのＭＯＳ｝ランジスタを１史用す
   ること｛ｉｌ−特徴とする特許請求の範囲第５唄に記載
   の相関器。 １７ン　　入力信号を受信する屯荷転込し，スタか率相
   勧作を行ない、即ちこのレジスタは転送１極と蓄積電極
   とから成る電極対を含み、これらの竃極対二組母にー＃
   Ｉｌ１がクロック信号を受信する一刀、中介的なもう一
   組のうちの読取！ｌｌ亀極である蓄積電極は貌取りデバ
   イスと接続ちれ、また転送電極の万は第一の規準電圧と
   接続され、輿二のＭＯＳトランジスタ群は七れらのゲー
   トにおいてクロック信号を受一信し、 扁−のＭＯＳトランジスタ群はそれらのゲートにおいて
   第二の規準電圧を受取り、ヂニのλ４０Ｓトランジスタ
   群の接続される規準醒位及ひ弟−の規Ｓ電圧、クロック
   信号の振幅、亜びに第一のＭＯＳトランジスタ群のしき
   い値電圧（は、電荷が読取り１＠．極上に到着するまで
   第二のトランジスタ解がブロックされるように選択さｎ
   る ことを特徴とする特許請求の範囲第３項乃至第６項のい
   ずれかに記載の相関器。 （８）′；１′ログラマゾルなデジタル出力のレジスタ
   が電荷転送レジスタによって構成されることを％徴とす
   る特許請求の範囲第１項乃至第７項のいずれかに記載の
   相関器。 （９）　　プログラマゾルなデジタル出力のレジスタが
   ＭＯＳトランジスタによって構成されることを特徴とす
   る特許請求の範囲第１項乃至第７項のいずれかに記載の
   相関器。 ００）　　プログラマプルなデジタル出力のシフトレシ
   スタノ出力の一つと接続される各メモリがコンデンサと
   、直列に接続された第一及び第二のインバータと、ドレ
   イン及びソースによって規準電圧と該コンデンサとの間
   に接続されるＭＯＳトランジスタと、２個のインノζ−
   夕の入力にプログラマブルなデジタル出力のレジスタの
   出力を与える手攻と、直列に接続さｎた２個のインバー
   タの入力と出力との間にそのドレイン及びソースによっ
   て接続されるＭＯＳ）ランジスタと２＠み、 第一のインＡ−夕の入力に上記コンデンサの一方の端子
   と接続され、このコンデンサの他方の端子は接地され、
   弄−及び第二のインバータの出力は２１回の相補的なメ
   モリ出刃を構成し、第一のインバータの入力ホ尚インピ
   ーダンスを、第二のインバータの出力は低インピーダン
   ス會有し、また第二のインバータの出力は二つの安定状
   １１月を有し、旦夕（１に接続きれたこれら２つのイン
   バータのレスポンス曲−に二つの安定状態量のｌ跨ゾー
   ンにおいて１より大きい利得を有覗準蒐圧とコンデンサ
   との間に接続されるＭＯＳ）ランジスタはそのゲートに
   おいてクロック信号を受信し、この信号は第一の期間中
   級トランジスタを導電状態にして、作用点を２個のイン
   バータのレスポンス曲線の、ＶＢ／ＶＢ−１が第一の正
   負記号を有する第一のゾーン内に位置させ、またこの信
   号は上記第一の期間以外は該トランジスタをブロックし
   、 上記の、レジスタ出力のインバータ入力への付与は第二
   の期闇中行なわれ、この付与によって作用点は、該出刃
   が０であるかｌであるかにベリ２１固のインノマータの
   レスポンス曲線の第二のゾーンへ移動するかまたは第一
   のゾーンに留１す、 直列に接続された２１固のインバータの入出力的に接げ
   されるＭＯＳ）ランジスタは七のゲートにおいて、第三
   の期間中このトランジスタを４′ＷＬ状態にする制御 バータの出力（グレジスタ出力が０でかるか１であるか
   に預って、レスポンス曲線の第二または尾−ゾーンに灯
   心する安定状態に飽かれることを特徴とする請求 ９項のいずれかに記載の＠関器。 （ロ）各メモリのコンデンサが２個のＭＯＳトランジス
   タの、不純物拡散によって形成されたドレイン及びソー
   スの漂遊容量から成ること會特徴とする％奸梢釆の範囲
   第１０項に記載の相関器。 ｑ２　　各メモリの出力及び死神出力が＋１または−１
   によって乗算する手段の一部を構成する第四のトランジ
   スタ群の、同一読取り電極の並夕１」された２個の読取
   りトラックに位置する２個のＭＯＳ｝ランジスタのゲー
   トを制御することを特徴とする特許情求の範囲第１０項
   または第１１項に記載の相関器。