JPS58205183A

JPS58205183A - Image display

Info

Publication number: JPS58205183A
Application number: JP57088082A
Authority: JP
Inventors: 修鈴木
Original assignee: Hitachi Denshi KK
Current assignee: Hitachi Denshi KK
Priority date: 1982-05-26
Filing date: 1982-05-26
Publication date: 1983-11-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】本発明は、フレームメモリを用いた画像表示装置の改良
に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an improvement of an image display device using a frame memory.

第１図に従来のフレームメモリを用いた画像表示装置の
、メモリ内容読みだし部のブロック図を示す。FIG. 1 shows a block diagram of a memory content reading section of an image display device using a conventional frame memory.

■、２はＨＤおよびＶＤに同期したカウンタで。■, 2 is a counter synchronized with HD and VD.

走査点のＸ方向およびｙ方向位置を表わす９　ｂｉｔの
信号Ｘ。−Ｘ８．　Ｙｏ−Ｙ８を出力する。A 9-bit signal X representing the position of the scanning point in the X and Y directions. -X8. Output Yo-Y8.

３レエアドレス変換器で、走査点位置信号を対応する画
素の色データが格納されているメモリアドレスに変換し
、　　Ｃｏｌｏｍｎ　、　Ｌｏｗ　　の２回にわけて。A 3-ray address converter converts the scanning point position signal into a memory address where the color data of the corresponding pixel is stored, and divides it into two times: Colomn and Low.

７ｂｉｔのアドレス信号ＡＤＲＯ〜ＡＤＲ６を出力する
。Outputs 7-bit address signals ADRO to ADR6.

４はメモリ番号指定信号発生器で、Ｘ方向走査点位置信
号の下位４ｂｉｔを、対応する画素の色データが格納さ
れているメモリ番号に変換し、フレームメモリに出力す
る。Reference numeral 4 denotes a memory number designation signal generator which converts the lower 4 bits of the X-direction scanning point position signal into a memory number in which the color data of the corresponding pixel is stored, and outputs it to the frame memory.

５はフレームメモリで、メモリ番号指定信号が指定する
メモリのアドレス信号が指定するアドレスから２色デー
タを読み出し、アナログ回路に出力する。Reference numeral 5 denotes a frame memory, which reads two-color data from the address specified by the address signal of the memory specified by the memory number designation signal and outputs it to the analog circuit.

６はアナログ回路で、フレームメモリから送られる色デ
ータを映像信号に変換し、モニタに出力する。6 is an analog circuit that converts the color data sent from the frame memory into a video signal and outputs it to the monitor.

７は例えば５１２　Ｘ　５１２の表示画素を持つモニタ
である。7 is a monitor having, for example, 512×512 display pixels.

この装置を用いて９画面の一部を拡大表示するには、対
応するフレームメモリのアドレス内容を書きかえること
が必要となる。したがって９表示までに時間を要すると
ともに１元のメモリ内容が失われるという欠点がある。In order to enlarge and display part of the nine screens using this device, it is necessary to rewrite the address contents of the corresponding frame memory. Therefore, there is a drawback that it takes time to display 9 and that the memory contents of the 1 element are lost.

本発明は、これらの欠点を除去するため、メモリ読み出
しアドレスを切りかえるだめのスイッチと加算器を付加
したもので、その目的は、メモリからの読み出し順序を
変えることにより、メモリ内容を書きかえることなく、
４倍の拡大表示を行なうにある。In order to eliminate these drawbacks, the present invention adds a switch and an adder to change the memory read address.The purpose of this invention is to change the order of reading from the memory without rewriting the memory contents. ,
The image is enlarged 4 times.

第２図は本発明の実施例で、従来の装置に加算器と切り
かえスイッチを付加したものである。簡単のため第３図
の４×４表示画素を持つモニタに表示する場合を示す。FIG. 2 shows an embodiment of the present invention, in which an adder and a changeover switch are added to the conventional device. For the sake of simplicity, a case where the image is displayed on a monitor having 4×4 display pixels as shown in FIG. 3 is shown.

Ｘ、Ｙ　各２ビット信号は、モニタのＸ方向走査位置０
〜３とＹ方向走査位置Ｏ〜３を表わす。（第３図参照）８はメモリ番号指定信号発生器で、人力Ｉが００時はメ
モリ０，１０時はメモリ１かものデータ読み出しを指示
する。Each 2-bit signal for X and Y is the monitor's X-direction scanning position 0.
~3 and the Y direction scanning position O~3. (See FIG. 3) Reference numeral 8 denotes a memory number designation signal generator, which instructs to read data from memory 0 when the manual input I is 00 o'clock and from memory 1 when it is 10 o'clock.

９はアドレス変換器で、飛越走査を行なうだめのビット
変換を行なう。Reference numeral 9 denotes an address converter that performs bit conversion for performing interlaced scanning.

ｌＯは４ｂｉｔの加算器で拡大表示範囲を指定するだめ
のものである。lO is a 4-bit adder used to specify an enlarged display range.

１１、１２はメモリで、それぞれ偶数列および奇数列の
画素のデータを格納する。（第３図参照）Ｘｓ　、　Ｙ
ｓは、拡大表示範囲を指定するだめの信号であり、第４
図にＸｓ　＝１　、　Ｙｓ−’　２の場合を示す。Memories 11 and 12 store data of pixels in even and odd columns, respectively. (See Figure 3) Xs, Y
s is a signal for specifying the enlarged display range, and the fourth
The figure shows the case where Xs = 1 and Ys-' 2.

各スイッチは２通常Ａ、拡大表示時はＢに倒す。Push each switch to 2 for normal A and B for enlarged display.

第５図に、一般的なブロック図を示す。FIG. 5 shows a general block diagram.

１３〜１５はスイッチ部で９通常表示の場合はＡ側。13 to 15 are the switch parts, and in the case of 9 normal display, it is the A side.

拡大表示の場合はＢ側からデータの人出力を行なう。（
第２図と同様な考え方による）１６はメモリ番号指定信号で９ｍビットで表わされる２
’Ｍ固のメモリを切りわけるものである。In the case of enlarged display, human output of data is performed from the B side. (
(Based on the same concept as in Figure 2) 16 is a memory number designation signal 2 expressed in 9m bits
'This is for dividing M-specific memory.

１７はアドレス変換器で、飛越走査のだめのビット変換
を行なう。An address converter 17 performs bit conversion for interlaced scanning.

】８は加算器で、拡大表示を行なう範囲を指定するだめ
のものである。] 8 is an adder for specifying the range to be enlarged.

１９はメモリ部で、２１個のメモリで構成する。Reference numeral 19 denotes a memory section, which is composed of 21 memories.

通常表示の場合、Ｘの下位ｍビットＸ。′−Ｘｒｎ−１
は、メモリｉ号指定信号発生器に入る。Ｘｍ″−Ｘｎ−
。In normal display, the lower m bits of X. '-Xrn-1
enters the memory i designated signal generator. Xm″−Xn−
.

とＹ信号はアドレスｆ候器に送られる。and the Y signal are sent to the address f candidate.

メモリ番号指定信号発生器はｆ　ＸＯ”Ｘｍ−１で表わ
される番号のメモリをデータの読み出し先として指定す
る。（１画素毎に更新）アドレス信号発生器は、飛越走査を行なうため。The memory number designation signal generator designates the memory numbered by fXO''Xm-1 as the data read destination. (Updated for each pixel) The address signal generator performs interlaced scanning.

人力信号Ｘｍ−ｘｎ−１，Ｙｏ’−Ｙｎ−ｒ　ヲ＋　Ｘ
ｍ　（ＬＳ　Ｂ　）　ｒ　Ｘｍｌ＋。Human power signal Xm-xn-1, Yo'-Yn-r wo+X
m (LS B ) r Xml+.

”””　Ｘｎ−、、”ｎ−ＩＴ　ｙｏ、　ｙ、、、・・
”　Ｙｎ−２（ＭＳＢ）の順に並びかえ、アドレス信号
として出力する。（Ｙｏ−１ｖ）位置に注目）拡大表示の場合、Ｘ、Ｙ　データは加算器に送られ、拡
大表示範囲指定信号と加算された後、メモリ番号指定信
号発生器とアドレス変換器に送られる。（以下、Ｘ８二
Ｙ８＝Ｏの場合を説明する。）力する。Ｘｏを捨てたこ
とにより、メモリ番号は２画素毎に更新される。すなわ
ち、Ｘ方向に同一データを２画素ずつ表示する。"""Xn-,,"n-IT yo, y,,,...
” Arrange in Yn-2 (MSB) order and output as an address signal. (Pay attention to the (Yo-1v) position) In the case of enlarged display, the X and Y data are sent to the adder and added to the enlarged display range designation signal. After that, it is sent to the memory number designation signal generator and address converter. (Hereinafter, the case of X82Y8=O will be explained.) By discarding Xo, the memory number is In other words, the same data is displayed two pixels at a time in the X direction.

アドレス変換器には、　　Ｘｍ＋　１　（Ｌ　Ｓ　Ｂ　
）　ｒ　Ｘｍ＋２　’・・・・・ｘ、、　ｏ、ＹＯＴ　
Ｙ　１　ｒ””　”　Ｙｎ　−ｉｉ＋　Ｏ（Ｍ　ＳＢ　
）に変様される。The address converter has Xm+1 (L S B
) r Xm+2 '...x,, o, YOT
Y 1 r”” ” Yn −ii+ O(MSB
) is modified.

Ｙｎ−１を捨てることにより、偶数フィールドと奇数フ
ィールドで同じデータが読み出される。すなわち、ｙ方
向上下２画素ずつが同一データで表示される。また人力
でＹ。をＭＳＢ　に入れるのは、アドレス変換器が飛越
走査のためのビット変換を行うためである。By discarding Yn-1, the same data is read in even and odd fields. That is, two pixels on the top and bottom in the y direction are displayed with the same data. Y again with human power. is placed in the MSB because the address converter performs bit conversion for interlace scanning.

以上説明したごとく本発明に、よれば、＃ｉ而面任慧の
□箇所を４倍に拡大した表示な、メモリ内容を書きかえ
ることな（、スイッチの切りがえのみで１丁なうことが
できる。As explained above, according to the present invention, it is possible to display the □ part of #i and rewrite the memory contents (by simply flipping a switch). I can do it.

[Brief explanation of the drawing]

第１図は従来の装置のブロック図、第２図は本発明実施
例のブロック図、第３図は、４×４モニタの通常表示例
を示す図、第４図は同じく４倍に拡大表示しだ場合の表
示例を示す図、第５図は。本発明のブロック図である。ｌ、２：カウンタ、３ニアドレス変換器、４：メモリ番
号指定信号発生器、５：メモリ部、６：アナログ回路、
７：モニタ、８：メモリ番号指定信号発生器、９ニアド
レス変換器、１ｏ：加算器、１１゜１２：メモリ、　１
３，１４，１５　　：スイノチ部、］６：メモリ番号指
定信号発生器、】７：アドレス変換器、１８：加算器、
１９：メモリ部。Fig. 1 is a block diagram of a conventional device, Fig. 2 is a block diagram of an embodiment of the present invention, Fig. 3 is a diagram showing an example of normal display on a 4 x 4 monitor, and Fig. 4 is also enlarged four times. FIG. 5 is a diagram showing an example of the display in the case of weeping. FIG. 2 is a block diagram of the present invention. l, 2: Counter, 3 Near address converter, 4: Memory number designation signal generator, 5: Memory section, 6: Analog circuit,
7: Monitor, 8: Memory number designation signal generator, 9 Near address converter, 1o: Adder, 11゜12: Memory, 1
3, 14, 15: Suinochi section, ]6: Memory number designation signal generator, ]7: Address converter, 18: Adder,
19: Memory section.

Claims

[Claims] An image display device using a frame memory. By separating the two types of memory read address signals, the display can be enlarged by 9 times at any point.
without rewriting memory contents. An image display device that can be operated by simply flipping a switch.