JPS58203567A - マルチｃｐｕシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、マルチＣＰ　Ｕ　（ＣｅｎＬｒａｌＰｒｏ
ｃｅｓｓｉｎｇ　Ｕｎｉｔ　）システムに関する。

従来のマルチＣＰＵシステムにおいては、１台の特定の
マスタＣＰＵがオペレーティング・システム（以下Ｏ８
という）を有し、他のすベテノスレーブＣＰＵを管理す
るものが多かった。

ところがこのシステムでは、専用のマスタＣＰＵを必要
とするうえに、マスクＣＰＵの負担が重くなりかつオー
バーヘッドが増大し、システム全体の効率が期待したほ
ど高くならないという問題がある。またＯ８を複数のＣ
ＰＵに固定的に分担させるマルチＣＰＵシステムもある
が、このシステムでは、すべてのマスタとなるＣＰＵが
割込管理の機能をもつ必要があり、システム全体として
無駄が多かった。

この発明は、Ｏ８専用のマスタＣＰＵを不要とし、いく
つかのＣＰＵがＯ８を固定的に分担する必要もなく、効
率的に運用できるとともにハード・システムをコンパク
トにすることのできるマルチＣＰＵシステムを提供する
ことを目的とする。

以下、図面を参照してこの発明の実施例について詳述す
る。

第１図は、マルチＣＰＵシステムの全体的な構成を示し
ている。この実施例ではｎ台のＣＰＵ（１）が設けられ
ており、これらのＣＰ　Ｕ　（１＋を便宜的に、ＣＰＵ
１、ＣＰＵ２、・・・、ＣＰＵｎと名づけておく。ＣＰ
ＵＩ〜ＣＰＵｎはそれぞれ蔦各バスを介してシステム・
バスに［２されている。システム・バスには、共有メモ
リおよび共有ｌ１０（入出力装置）＋２１、システム・
クロック回路（３）ならびにシステムｅリセット回路（
４）が接続されている。各ＣＰ　Ｕ　ｔｌ）は、専有メ
モリと必要に応じて専有Ｉ１０とをもっており、当然こ
れらにアクセスすることができる。シススタ権をもちマ
スタＣＰＵとして動作し、他のＣＰ　Ｕ　ｆｉ＋はスレ
ーブＣＰＵとなる。このマスタ権は、そのＣＰＵのプロ
グラムにしたがって適宜他のＣＰＵに移管される。

すべてのＣＰ　Ｕ　＋１１は、共有メモリおよび共有Ｉ
　／　Ｏ＋２１をＤＭＡ転送により使用することができ
る。共有メモ１月２）内にはＤＭＡエリヤがあり、この
ＤＭＡエリヤには、マスタＣＰＵのみがアクセス可能な
ＯＳエリヤおよびマスタ権移管エリヤと、他のＣＰＵが
アクセス可能な割込ベクトル・エリヤ、共有データ・エ
リヤおよび共有Ｉ１０エリヤとがある。スレーブＣＰＵ
がマスタＣＰＵに割込を発生する場合には、割込ベクト
ル・エリヤにメモリ・ライト命令を実行することによっ
て割込要求を発生する。そして割込を発生したスレーブ
・ＣＰＵは、ライト・データとして割込ベクトルをデー
タ・バスに送出し、この割込ベクトルをマスタＣＰＵが
受けとる。

したがって、共有メモリ（２）の割込ベクトル・エリヤ
はデータ・エリヤとしては使用できない。

割込ベクトル・エリヤは必ずしも存在する必要はなく、
そのアドレスがありさえすればよい。

このことは、マスタ権移管エリヤについても同じである
。

すべてのＣＰ　Ｕ　ｌｌｌは、共有メモリおよび共有Ｉ
１０をＤＭＡ転送によって使用することができる。また
、マスタＣＰＵは、共有メモリ内のＯ８をＤＭＡ転送に
よる命令フェッチで実行する。さらに、マスタ権は、特
定のＣＰ　Ｕ　Ｉｌｌのみがもつものでも、複数台のｃ
　ｐ　ｕ　（１）に分担されるものでもなく、必要に応
じて各ＣＰ　Ｕ　１１１に移管され、すべてのＣＰ　Ｕ
　（１＋がマスタＣＰＵとなり得る。したがって、各Ｃ
Ｐ　Ｕ　ｉｌ＋は、マスタＣＰＵおよびスレーブＣＰＵ
の両方の機能をもっていなければならない。

マスタＣＰＵとしての機能には次のものがある。

■　共有メモリのＯ８の実行 ■　スレーブＣＰＵからの割込に対する処理■　次のマ
スタとなるＣＰＵへのマスタ権の移管 ■　各スレーブＣＰＵへの仕事の指示および管理 ■　各スレーブＣＰＵのプログラム・ローディング管理 スレーブＣＰＵとしての機能には次のものがある。

■　専有メモリ内のプログラムにしたがい、専有Ｉ１０
および共有メモリの指定されたデータ・エリヤを用いた
、マスタＣＰＵから指示された仕事の実行 ■　マスタＣＰＵへの割込の発生 ■　マスクに指定された場合（マスタ権が移管された場
合〕の、現在実行中の仕事の中断処理または多重処理 この実施例においては、スレーブＣＰＵからマスタＣＰ
Ｕに対してのみ割込が行なわれ、マスタＣＰＵからスレ
ーブＣＰＵへの指示、スレーブＣＰＵ間の指示、応答等
のいわゆる割込機能は、共有メモリ上の特定のエリヤの
フラグの参照によって代用されている。しかしながら、
割込用の専用バスを設けかつ各ＣＰ　Ｕ　ｔ１＋に割込
機能を追加することによって、ＣＰＵｔｌ１間で自由に
割込を発生させるようにすることは、容易に実現できる
。

第２図は、ＣＰＵの内部構成を示すものであり、１台の
ＣＰＵが示さｎている。この実施例においては、ＣＰＵ
がマスタＣＰＵになり得るから、他のＣＰＵも全く同じ
構成である。ＣＰＵ（１）には、マイクロプロセッサ（
以下ＭＰという）　ｆｌｌ）、専有メモリおよび専有ｘ
１０（１２］ｓ割込受付回路＋１３１　、割込発生回路
Ｑ４）、ＤＭＡ制御回路ｆ＋５１　、ウェイト回路（１
６）その他の回路が含まれている。システム・バスには
、システム・データ・バス＋３１１　、システム・アド
レス・バス■、その他の制御線が含まれている。各ＣＰ
　Ｕ　（１１は、内部データ・バス（３３＋　、内部ア
ドレス・バス（財）および内部制御線によってこれらの
システム・バスに接続されている。内部データ・バス頭
）はＭ　Ｐ　＋Ｉ１１と専有メモリ（１２）およびラッ
チ回路０９）とを接続しており、Ｍ　Ｐ　（ＩＩ）とシ
ステム・データ・バス（３１）さらに詳しくはラッチ回
路（１９）との間にはゲート回路（１力が接続されてい
る。内部アドレス・バス（３４）は、Ｍ　Ｐ　ｆｉｌ）
と専有メモリ（１２）およびラッチ回路０１１とを接続
しており、システム・アドレス・バス□との間にゲート
回路α印が設けられている。各バスｔ３１１　（（２１
■および（財）を伝送される信号がそれぞれ１ＳＤＯ〜
ＳＤ７、ＳＡＯ〜ＳＡＩ　５、Ｄｏ〜Ｄ７およびＡＯ〜
Ａ１５で表わされている。

システム・クロック回路（３）からは、２つのクロック
信号φおよびＢＡＣＫ、ならびにシステム・ウェイト信
号５ＷＡＩＴが出力される。信号φは、システムの基準
となるクロックである。

信号ＢＡＣＫは、システム・バスをＤＭＡサイクル・ス
チールで使用するためのクロックで、１周期でＤＭＡサ
イクルの１回に相当する。オ鴇 フレベル（ｊ４３ｎのＨレベル、たとえば＋５Ｖ）の短
い期間でバス使用可のＣＰＵが決定され、鴇 オンレベル（第３”ｆＪのＬレベル、ｏｖ）の長い期間
で、ＤＭＡ転送、割込ベルト転送、マスタ権の移管など
が行なわれる。この信号ＢＡＣＫは、割込発生回路＋１
４１、ＤＭＡ制御回路（１５１およびウェイト回路（１
６）に送られる。信号ＳＷＡ　Ｉ　Ｔは、システムの同
期を確立するために、各ＣＰＵにり−えらｎる強制的な
ウェイト信号である。この信号ＳＷＡ　Ｉ　Ｔはウェイ
ト回路（１６１に送られる。

優先度を与える信号にはＤＰＳとＩＰＳとがある。信号
ＤＰＳは、ＤＭＡアクセスの権利がどのＣＰＵにあるか
を示す優先度信号であって、前後のＣＰＵのＤＭＡ制御
回路（１５１から発生し後段のＣＰＵのＤＭＡ制御回路
（１５）に送られる。この信号ＤＰＳの制御線の始端は
オフレベルに短絡されており、始端に近いＣＰＵはどす
なわち前段のＣＰＵはど優先度が高くなっている。ＤＭ
Ａアクセスしない場合には、そのＣＰＵのＤＭＡ制御回
路（１５）から後段のＣＰＵにオフレベルの信号が出力
される。信号ＢＡＣＫがオフレベルにある短い期間でＤ
ＭＡアクセスの権利の獲得が決定され、その立下りでこ
の信号１■１は次の１サイクルの時間だけ決定されたレ
ベルに保持される。

信号ＩＰＳは、割込ベクトルの転送権利がどのＣＰＨに
あるかを示す優先度信号であって、前段のＣＰＵの割込
発生回路側から発生し、後段のＣＰＵの割込発生回路（
＋４１に送られる。この信号ＩＰＳの制御線の始端もま
たオフレベルに、短絡されており、始端に近いＣＰＵは
ど優先度が高くなっている。また、ＢＡＣＫ信号のオフ
レベルのタイミングで決定されるが、この信号ＩＰＳが
オンとなるためには、マスタＣＰＵが割込を受付けるこ
とが可能であることを示す信号ＩＡＣＫがオンレベルで
あることが必要である◎あるＣＰＵが割込ベクトルの転
送権利を獲得したとき（「７１がオン）には、割込発生
回路０４１から信号ＤＭＩがＤＭＡ制御回路（１５）に
送られ、同しタイミングてＤＰＳがオンになってそのＣ
ＰＵは同時にＤＭＡアクセスの権利も獲得しなければな
らない。この場合には、そのＤＭＡサイクルを他のＣＰ
Ｕが使用することはできない。

システム・リセット回路（４）がらは、リセット信号Ｒ
ＥＳＥＴが出力される。この信号ＲＥＳＥＴは、システ
ム全体のリセット信号で、電源オン、オフ時や、コンソ
ール・スイッチが押されたときに発生する。信号ＲＥＳ
ＥＴは、インバータ（１４）を経てＭ　Ｐ　ｆａｌｌに
、ならびにラッチ回路ｆ＋９１　、割込受付回路ｆ＋３
１　、割込発生回路０滲およびＤ（斐 ＭＡ制御回路にそれぞれ入力する。

第３図（ａ）のシステムｅタイミングは、上述した各信
号φ、ＢＡＣＫ、５ＷＡＩＴ、ＤＰＳ、ＩＰＳならびに
データおよびアドレス・バス３１）■に送出されるデー
タ信号５Ｄｏ−８Ｄ７およびアドレス信号Ｓ　Ａ　ＯＮ
Ｓ　Ａ　１５　ノー例’ｆｒ：示している。ここでは、
連続したＤＭＡサイクルが、ＣＰＵｍ−＋ＣＰＵ　１−
＋ＣＰＵ　２−＋ＣＰＵｍ−＋ＣＰ　Ｕ　３の順で使用
されている。ＣＰ　Ｕ　ｍは、ＣＰＵＩ、２．３以外の
ＣＰＵを示している。ＣＰＵＩがマスタＣＰＵである。

システム・アドレス・バス（至）には、ＣＰＵ１．２．
３、ＩｌｌがＤＭＡアドレスを各サイクルにおいてそれ
そ゛れ送出している。またそれぞれのサイクルにおいて
、システム・データ・バス（３１）では、ｃＰＵｌのメ
モリ・リード（命令フェッチ）データ、ＣＰＵ２のメモ
リ・ライト・データおよびＣＰＵ３からＣＰＵＩに対す
る割込ベクトルがそｎそｎ転送されている。

第３図（ｂ）（（１）および（ｄ）は、（ａ）に示す各
ＤＭＡサイクルをさらに詳細に示すものである。（１＞
）ＣＰＵ１命令フエツチ→１Ｆ＋込受付サイクルは、Ｃ
ＰＵ１がマスタＣＰＵである場合に、ＤＭＡアクセスに
よる命令フェッチ（共有メモリ（２）のＯ８のメモリ・
リード）を実行し、その後ＣＰ　Ｕ　ｆ３１からの割込
要求を検出し、割込受付に進む動作を示している。（ｏ
　）ＣＰＵ２メモリ・ライト・サイクルは、ＣＰＵ２が
スレーブＣＰＵである場合に、ＤＭＡアクセスによる共
有メモリ（２）のメモリ・ライト・サイクルを実行して
いる動作を示している。（ｄ）Ｃ、）１ ＰＵ３割込要求サイクルは、ＣＰＵ３がスレーブＣＰ　
ｔＪである場合に、マスタＣＰｔＪであるＣＰＵＩに対
して割込を発生して割込ベクトルの転送を行１ｊう動作
を示しており、この場合、ＣＰＵ３のＭ　Ｐ　１１＋は
メモリ・ライト動作を実行する。これらのタイム・チャ
ートにおいて、各信号の終数字たとえばＭＲＥＱ−１に
おける−１は、その信号が出力されるＣＰＵの番号を示
している。また、このタイム・チャートでは、各信号が
オンになった状態が反転されてＬレベルで描かれている
。’ｒ１．’ｒ４はマシーン・サイクルの各ステートを
示し、ＴＷはウェイト状態を示す。第３図には、ＤＭＡ
アクセス・サイクルが連続している例が示されているが
、実際には必すしも連続している必要はない。

まず、第３図（ｂ）のＣＰＵＩ命令フェッチ・サイクル
について説明する。この動作では」ミに、メモリ要求信
号ＭＲＥＱ、ウェイト信号ＷＡＩＴ、！Ｊ−ド信号ＲＤ
およびゲート信号口ＡＴＥが使用される。

メモリ要求信号Ｍ　ＲＥ　Ｑは、ＣＰＵ内部のメモリ要
求信号であり、内部の専有メモリＵのアクセス時および
外部へのＤＭＡアクセス時に、Ｍ　Ｐ　（Ｉｌｌより発
生する。この実施例においては、Ｍ　Ｐ　ｆｌｌ＋は、
２８０タイプのマイクロプロセッサＲＡ憾 てあり、これはダイナミックｔｔ号のリフレッシュ機能
をもっている。またこの実施例では、　Ａ　Ｍ ダイナミック−ｍは使用されていない。ＭＰＲＥＱがオ
ンとなる。そこで、リフレッシュ期間中（信号ＲＥｓＦ
がオン）における信号ＭＲＥＱが、インバータ圀）およ
びノア・ゲート万によって禁＋１−されている。ノア・
ゲート□□□の出力信号ＭＲＥＱはラッチ回路（２１）
に、そのインバータ（支）で反転されたメモリ要求信号
ＭＲＥＱは、専有メモ！Ｊ　ＩｌａおよびデＸ−ダ■に
送られる。

ウェイト信号ＷＡ　Ｉ　Ｔは、ウェイト回路（１６］か
ら発生され、　Ｍ　Ｐ　Ｑｌ）に入力する。この信号Ｗ
ＡＩＴは、マシーン・サイクルのＴ１〜Ｔ４ステートの
中間点でチェックされ、オンであれば次のステートはウ
ェイトとなる。信号ＷＡＩＴは、ＤＭＡ要求、割込要求
、割込承認およびシステム・ウェイト時に発生され、バ
ス使用権が与えられるまでＭＰのアドレス・バス、デー
タ・バス、リード、ライト信号等を保持させる。

リード信号ＲＤは、Ｍ　Ｐ　（Ｉｌｌが専有メモリ（１
２１や共有メモリ（２）のすべてのリード動作を行なう
ときに発生する信号である。この信号ｎは、専有メモリ
（Ｉ２）およびＤＭＡ制御回路（１５）に送られる。

ついでにライト信号ＷＲについて述べておくと、この信
号ＷＲは、Ｍ　Ｐ　１＋）が専有メモリ（］２１や共有
メモリ（２）のすべてのライト動作を行なうときに発生
する信号であり、専有メモリｔｌＺ　、ならびにＤＭＡ
制御回路（１５１およびオア・ゲート囚）に送られる。

ゲート信号ＢＧＡＴＥは、割込ベクトルの入力時を除い
て、バス使用権を得た場合にｌＤＭＡアクセス時間オン
となる信号であり、ＤＭＡ制御回路（１５）から発生さ
れ、ゲート回路（１ｇ＋　、およびゲート回路（１７１
のためのアンド・ゲー）　（２５）に送ら孔る。バス使
用権は、共有メモリおよび共有Ｉ　／　Ｏ＋２１のアク
セス時、創造発生時のＤＭＡアクセス時に獲得する必要
がある。割込ベクトルの入力時にもバスを使用するが、
この場合には割込を発生したＣＰＵがバス使用権を獲得
すればよい。

第３図（ｂ）の動作では、主に、ＤＭＡ制御回路０５）
、ウェイト回路０６１１ゲート回路ｃｔ７１ａ印、ラッ
チ回路２１１　、デコーダになどが働く。

ラッチ回路＋２１）は、内部アドレス・バス（至）のデ
ータＡＯ〜Ａ１５をメモリ要求ごとに一時記憶する為の
である。デコーダには、ラッチ回路（２１）から人力す
るアドレス・データＡＯ〜Ａ１５を期間のみデコードし
た内容を出力する。デコーダ＠の出力は、Ｍ　Ｐ　（１
１１がどのような処理を実行しようとしているかを示し
ている。デコーダ■の出力信号のうちの信号ＤＭＡは、
共有メモリおよび共有Ｉ　／　Ｏ＋２１のＤＭＡアクセ
ス要求を示している。出力信号Ｏ８は、共有メモリ（２
）内のＯ８をＤＭＡアクセスにより実行するための要求
を、示し、マスタＣＰＵである場合にのみ出力される。

出力信号Ｍ　Ｃ：ｆ　ＨＮ　ＣＥは、マスタ権の移管情
報をＤＭＡアクセスにより転送するための要求を示し、
これもマスタＣＰＵである場合にのみ出力する。出力信
号ＩＱは、マスタＣＰＵに対する割込要求を示し、スレ
ーブＣＰＵである場合にのみ出力される。出力信号ＬＭ
は、内部の専有メモリおよび専有Ｉ　／　Ｏｕ２）への
アクセス要求を示す。こｎらの出力信号のうちＤＭＡ、
ＯＳｌＭＣＨＮＧＥおよびＩＱは、それらが出力さｎた
ときにはＤＭＡアクセス動作によってシステム・バスが
使用されるので、ＤＭＡ制御回路（１５１に導かれる。

また出力信号ＬＭは、専有メモリおよび専有Ｉ　／　Ｏ
；１２）に入力する。

ＤＭＡ制御回路（１５１は、共有メモリ（２）のＤＭＡ
エリヤをＭ　Ｐ　１１１がアクセスした場合に、ＤＭＡ
サイクルを１サイクル実行するためのｕ路である。デコ
ーダ＠の出力信号ＤＭＡ１０Ｓ、ＭＣた場合に、この回
路Ｑ５１に入力しているＤＭＡアクセスの権利の優先度
を示す信号ＤＰＳをチェックし、この入力信号ＤＰＳが
オフレベルの場合に（自分より優先度の高いＣＰＵのＤ
ＭＡアクセスの権利を獲得していない）、ＤＭＡアクセ
スの権利を１サイクル獲得する。ＤＭＡアクセス権を獲
得した場合にはオンレベルのＤＰＳを出力して優先度の
低いＣＰＵに対してＤＭＡアクセスを禁止する。またゲ
ート信号ＢＧＡＴＥをオンにして内部バス（３３１＋３
４）をシステム・バスＣ３１１Ｇ２１に接続するととも
に、データ・バス（３３）のデータ転送方向を信号ＩＮ
により決定する。

ＤＭＡ制御回路（１５１はさらに、システムのメモリ要
求信号ＭＲＱ、およびシステム・リード信号ＳＲＤまた
はシステム・ライト信号ＳＷＲを出力する。これらの信
号ＭＲＱ、ＳＲＤ、ＳＷＲは共有メモリおよび共有Ｉ　
／　Ｏ＋２１に送られる。

メモリ要求信号ＭＲＱは、共有メモリおよび共有Ｉ　／
　Ｏ（２＋をＤＭＡアクセスするときにＤＭＡアクセス
の権利を得たＣＰＵが発生する信号である。共有メモリ
および共有Ｉ　／　Ｏ＋２１は、アドレス・バス（支）
の内容ＳＡＯ〜５Ａ１５をデコードし、自らが指定され
ている場合にのみ動作する。システム・リード信号ＳＲ
Ｄおよびシステム・ライト信号ＳＷＲは、それぞれＤＭ
Ａアクセス時におけるリード動作、ライト動作の場合に
出力される。第３図および第、４図のタイム−チャート
には示されていないが、ゲート信号ＢＧＡＴＥがオンの
ときのみ、Ｍ　Ｐ　（Ｉｆ）から出力されＤＭＡ制御回
路（１５１に入力するリード信号ＲＤおよびライト信号
ＷＲがシステム・バスの制御線上に出力され、これらが
それぞれＳＲＤ、ＳＷＲとなる。

ＤＭＡ制御回路（１５１はその他に、ゲート信号ＶＧＡ
ＴＥおよびウェイト信号ＭＷＡ　Ｉ　Ｔを出力する。信
号ＶＧＡＴＥは割込ベクトル入力時に発生するもので、
後述する。信号ＭＷＡ　Ｉ　Ｔは、Ｍ　Ｐ　＋１１１が
メモリ要求信号ＭＲＥＱを・出力してからＤＭＡアクセ
ス権が得られるまでの期間ＭＰ（１１）の動作をウェイ
トさせるためのもので、ウェイト回路叫に送られる。

ＤＭＡ制御回路（１５１にはさらに、デコーダ■からマ
スタ権信号ＭＡＳＴＥＲが入力している。

この信号ＭＡＳＴＥＲは、そのＣＰＵがマスタＣＰＵで
あることを示す信号である。Ｏ８の実行とマスク権移管
の実行は、マスタＣＰＵである場合にのみ可能であり、
この信号ＭＡＳＴＡＲはマスタＣＰＵであることをＤＭ
Ａ制御回路（１５）に知らせるものである。

ゲート回ｖ５Ｆ＋８１は、内部アドレス・バス（至）と
システム会アドレス・バス■とを接続するためのもので
、ゲート信号ＢＧＡＴＥによってそのゲートが開かわる
。ゲート回路０ηは、内部データ・バス（３３）とシス
テム・データ・バスＧ１１１とを接關する双方向ゲート
であり、ゲート端子ＣＧ）と入出力切換用端子Ｃｌ１０
）とを有している。

ゲート端子ＣＧ）には、アンド・ゲート内の出力が入力
している。アンド・ゲート（至）は、ゲート信号ＢＧＡ
ＴＥとＶＧＡＴＥの論理和をとるためのもので、ゲート
回路Ｕηは、これらの信号ＢＧＡＴＥ（ＤＭＡアクセス
時）またはＶＧＡＴＥ（割込ベクトル受取時）によって
開かれる。

ゲート回路Ｏηの切換用端子（Ｉｌｏ）には、ＤＭＡ制
御回路叩からの信号ＩＮが入力しており、この信号ＩＮ
によってデータ信号の方向が決定される。

ウェイト回路叫は、各ウェイト信号ＩＡＷＡＩＴ、ＩＷ
ＡＩＴ、ＩＭＷＡＩＴおよびＱＷＡＩ〒が入力したとき
に信号ＷＡＩＴを出力してＭＰ　ｆｌｕ）をウェイト状
態にさせるものである。信号Ｉ　ＡＷＡ　Ｉ　Ｔは、割
込受付回路（１３１から出力され、マスタＣＰＵが割込
ベクトルを受取るときに割込発生側のスレーブＣＰＵと
同期をとるものである。信号ＩＷＡＩＴは、割込発生回
路αΦから出力され、スレーブＣＰＵが割込要求を発生
してから割込ベクトルを送出する場合に、マスタＣＰＵ
と同期をとるものである。り号ＭＷＡ　Ｉ　Ｔは上述し
たように、すべてのＤＭＡアクセス時に必要であり、Ｍ
　Ｐ　（Ｉｌｌがメモリ要求信号ＭＲＥＱを発生してか
らＤＭＡアクセス権が獲得されるまで出力される。信号
５ＷＡＩＴは、この実施例のような同期式ＤＭＡアクセ
スを連続して行なう場合のシステム同期用のウェイト信
号でＭＷＡ　Ｉ　Ｔのいずれかがオンである場合に有効
となって信号ＷＡＩＴを発生させる。

さて第３図（ｂ）ＣＰＵＩ命令フェッチ、サイクルにお
いて、マスタＣＰＵであるＣＰＵ１のＭ　Ｐ　ｆｉｌｌ
のメモリ要求信号ＭＲＥＱ−１およびリード信号ＲＤ−
１がオンされるとともに、内部アドレス０バス（３４）
に共有メモリ（２）のＯＳエリヤを指定するアドレス信
号Ａｏ−Ａ１５−１が送出される。このアドレス信号は
デコーダ■で解読され、その出力０８−１がオンとなる
。ＤＭＡ制御回路０５）はＭＷＡＩＴ−１信号を出力し
てウェイト回路叫を介してＭ　Ｐ　＋１１１をウェイト
状態にし、入力している信号ＤＰＳ−１がオフレベルか
どうかをチェックする。信号ＤＰＳ−１がオフレベルで
あればＤＭＡアクセス権を獲得し、ゲート信号ＢＧＡＴ
Ｅ−４をオンとするとともに信号ｌＮ−１をオンにする
。また、信号ＭＷＡＩＴ−１をオフとし、信号ＭＲＥＱ
〒１およびＲＤ−＝１をそれぞれ信号ＭＲＱ−１および
５ＲＤ−１としてシステム−バスに送出する（第３図（
ｂ）に斜線で示されている）。ゲート信号ＢＧＡＴＥ−
１によって両ゲート回路αη（１８１が開かれ、バス国
（３４１がそれぞれシステム・バスＧ１１ｌ　Ｅ　Ｉこ
接続されるとともに、信号ｌＮ−１によってゲート回路
０りはデータを入力する状態に切換えられる。以上の動
作によって、アドレス−バスｔ３４１のアドレス信号Ａ
ＯＮＡ１５−１がシステム・バス（３２１を経て共有メ
モリ（２）に送られ、このアドレス信号によって指定さ
ｎたＯＳエリヤの命令がシステム・バス０１１データ・
バス（３３１を経てＭ　Ｐ　（Ｉｌｌに読込まれる。

第３図（０）に示すＣＰＵ２によるメモリ・ライト・サ
イクルにおいても上記と同じような動作が行なわれる。

ここでは、ＣＰＵ２のＭＰ（］１）からは、メモリ要求
信号ＭＲＥＱ−２とともにライト信号Ｗ　Ｒ−２が出力
される。また、デコーダ（２２）からは、アドレス信号
ＡＯ−Ａ１５−２の解読の結果、信号ＤＭＡ−２が出力
される。

ＤＭＡアクセス権が獲得されると、ＤＭＡ制御回路（１
５）の信号ＢＧＡＴＥ＝２がオン、信号ｌＮ−２がオフ
となり、両ゲート回路０η（］８１が開がれるとともに
、ゲート回路Ｕηはデータ信号出力状態に切替えらｎる
。また、ＤＭＡ制御回路（１５］からはシステム自メモ
リ要求信号ＭＲＱ−２およびシステム・ライト信号Ｓ　
Ｗ　Ｒ−、−２が出力される。

第３図（ｄ）ＣＰＵ３割込要求サイクルおよ信号ＩＲＱ
、システム・割込アクルジ（肯定応答；ン信号ＩＡＣＫ
、ゲート信号ＶＧＡ−ＴＥが用いられ、また主に割込受
付回路αＪ１割込発生回路０４１が動作する。

システム割込要求信号ＩＲＱは、スレーブＣＰＵがマス
タＣＰＵに対して割込ベクトルの転送を要求する信号で
ある。マスタＣＰＵは、こ割込ベクトルの転送を行なう
。復数のスレーブＣＰＵが同時に割込要求を行なった場
合には、信号ＩＰＳにより最も優先度の高いＣＰＵから
順番に割込ベクトルの転送が行なわれる。

システム割込アドレス信号ＩＡＣＫは、マスタＣＰＵか
ら発生される信号であり、マスタＣＰＵが、割込要求信
号ＩＲＱを受けたのち、割込ベクトルを受取る準備が完
了し、割込発生側のスレーブＣＰＵに対して割込ベクト
ルを送出してもよいことを示す信号である。このとき、
マスタＣＰＵは、ウェイト状態となる。この信号ＩＡＣ
Ｋがオンとなると、次のＤＭＡサイクルは必ず割込ベク
トルの転送サイクルとなる。

信号ＩＡＣＫによるウェイトは、割込ベクトル転送サイ
クルの開始で解除される。

ゲート信号ＶＧＡＴＥは、マスタＣＰＵが割込ベクトル
を入力するときに、システム・ノくスｔ３１）と内部デ
ータ・バス＠とを接続するために、ゲート回路αηを制
御する信号である。

スレーブＣＰＵはマスタＣＰＵに対して割込を発生する
ことができる。割込発生回路０４）は、Ｍ　Ｐ　（１１
＋のメモリ要求時のアドレス・バス（至）の内容が、共
有メモリ（２）内の割込ベクトル・エリヤのアドレス（
割込アドレス）を示している場合キ１ に、ＤＭＡアクセス・サイクルをＮ用して割込発生を行
なうためのものである。この回路（１４１にはデコーダ
（財）の出力信号ＩＱが入力している。

第３図（ｄ）を参照して、スレーブＣＰＵであるＣＰＵ
３は、内部アドレス・バス（財）に共有メモリ（２）の
割込ベクトル・エリヤのアドレスを示すアドレス信号Ａ
Ｏ〜Ａ１５−３を送出するとともに、メモリ要求信号Ｍ
ＲＥＱ−３およびライト信号ＷＲ−３を出力する。アド
レス信号はデコーダｃ２２）によって解読され、デコー
ダ＠からは信号ＩＱ−３が出力されＤＭＡ制御回路（１
５）および割込発生回路（１４）に入力する。割込発生
回路（１４）はこの信号ＩＱ−３を受取ると、システム
割込要求信号ＩＲＱ−３をシステム・バスの制御線に出
力する。また、割込発生回路０４）は、信号Ｉ　、ＲＱ
　−３の立下りでマスタＣＰＵＩと同期するために、ウ
ェイト信号ＩＷＡＩＴをウェイト回路（１６）に出力し
て、自らのＭ　Ｐ　ｆｉｌ＋をウェイト状態にしてマス
タＣＰＵＩからの割込アクルジ信号ＩＡＣＫ−１を待つ
。このとき、ＣＰＵ３のＭ　Ｐ　（ＩＩ）の内部データ
・バス（３３）には、データ信号ＤＯ〜Ｄ７として割込
ベクトルがセットされている。

マスタＣＰＵは、割込受付処理を行なわなけからの割込
要求信号ＩＲＱを受付けて、そのＭＰ　（Ｉｌｌに割込
信号ＩＮＴを出力する。Ｍ　Ｐ　ｆｉｌ＋からオア・ゲ
ート■を経て割込承認信号ＩＡＫが入力すると、割込ア
クルジ信号ＩＡＣＫをシステム・バスの制御線に出力す
る。この回路（１３）は、マスタＣＰＵがスレーブＣＰ
Ｕから割込ベクトルを受取るときに割込発生側のスレー
ブＣＰＵと同期をとるために、割込アクルジ信号ＩＡＣ
Ｋの立下りでウェイト信号Ｉ　ＡＷＡ　Ｉ　Ｔをウェイ
ト回路０６］に出力して、ウェイト状態とする。

割込受付回路（１３１は、そのＣＰＵがマスク権を獲得
している場合にのみ動作する。そのために、マスタＣＰ
Ｕであることを示す信号ＭＡＳＴＥＲがこの回路（１３
１に入力している。

２８０タイプのマイクロプロセッサは、割込ベクトルを
受付ける準備が完了すると、特別のマシーン・サイクル
を実行し、そのとき信号ＭＩとｌ０ＲＱが同時に出力さ
れる。これらの信号ＭＩとｌ０ＲＱとの論理積がオア・
ゲート器によってとられ、その出力が割込承認信号１１
にとなる。この信号ＩＡＫはＤＭＡ制御回路（１５１お
よび割込受付回路（１３）に送られる。

第３図（ｂ）および（ｄ）を参照して、スレーブＣＰＵ
３からの割込要求信号ＩＲＱ−３がマスタＣＰＵＩの割
込受付回路０３）によって受付けられると、この回路（
１３１から割込信号ＩＮＴ−１が発生しそのＭ　Ｐ　＋
Ｉ１１に、入力する。マスクＣＰＵ１のＭ　Ｐ　＋Ｉ１
１が割込ベクトルの受付は準備を完了すると、信号ＭＩ
−１とｌ０ＲＱ−１とにより信号ＩＡＫ−１が発生する
。割込受付回路＋１３１はこの信号ＩＡＫ−１の入力に
よって、割込アクルジ信号ＩＡＣＫ−１をシステム・バ
スに出力するとともに、信号ＩＡＷＡＩＴ−１を出とす
る。これにより、ゲート回路Ｏηが開かれかつデータ・
バス儲が入力状態に切替えられ、ＣＰＵ３からの割込ベ
クトルの入力が可能となる。

スレーブＣＰＵ３では、オンとなった割込アクルジ信号
ＩＡＣＫ−１がその割込発生回路αａに入力すると、最
初のＤＭＡサイクルの信号ＢＡＣＫの短いオフレベルの
期間でＤＭＡサイクルの使用権および割込ベクトルの送
出権をそれぞれ獲得し、信号ＤＰＳ−３、ＩＰＳ−３を
オンとする。割込受付回路圓から゛信号ＤＭＩ−３がＤ
　Ｍ　Ａ　＄（制御回路（１５）に送られており、信号
Ｉｐｓ−３と同じタイミングで信号ＤＰＳ−３がオンと
なる。

ＣＰＵ３のＤＭＡ制御回路（１５）は入力信号ＩＱ−３
にもとづいて、ゲート信号ＢＧＡＴＥ−３をオン、信号
ｌＮ−３をオフとして、両ゲート回路０７１　Ｆ１Ｂ＋
を開くとともにデータ・パス国を出力状態とする。また
、メモリ要求信号ＭＲＱ−３およびシステム・ライト信
号５ＷＲ−３をオンとしてシステム・バスの制御線に出
力する。このようにしてスレーブＣＰＵ３は、メモリ・
ライト動作で割込ベクトルをシステム・データ・バス（
３１）に送出する。この割込ベクトルがマスタＣＰＵＩ
によって受取られる。

第４図は、マスタ権がＣＰＵＩからＣＰＵｍに移管され
る様子を示している。このマスク権゛移管サイクルでは
、主にマスタ権移管信号ＭＣＨＡＮＧＥが用いられ、ラ
ッチ回路α優、デコーダ舛およびオア・ゲート（２３１
が動作する。

ＣＰＵが、マスタ権を移管する場合に、ＤＭＡライト動
作によって、マスタ権移管情報（マスタ権移管先番号）
をシステム・データ・バス（３１）に送出するときにマ
スタＣＰＵのオア・ゲート０３１から出力される信号で
ある。この信号ＭＣＨＡＮＧＥのタイミングで、すべて
のＣＰＵのラッチ回路（１９Ｉがマスタ権移管先番号を
一時記憶する。

ラッチ回路０（支）は、システム・データ・バス（３１
）のマスタ権移管先番号を、信号ＭＣＩＡＮＧＥの立上
りで一時記憶するものである。このラッチ回路（１９１
にはリセット信号ＲＥＳＥＴが入力され、システム・リ
セット時にはラッチされた内容が消去される。システム
・リセット時には、外部入力によってマスタＣＰＵを決
定することもてきるし、マスタ権が自動的に特別のＣＰ
ＵたとえばＣＰＵＩに帰属するようにしてもよい。

デコーダ（２０）は、ラッチ回路ｆ１９）に一時記憶さ
れたマスタ権移管先番号をデコードし、自らがその番号
によってマスクに指定されたかどうかを判定するもので
ある。デコーダ＋２ＣＩが検出する番号は、各ＣＰＵの
番号に対応しており、あらかじめ定められている。デコ
ーダＣ印の出力信号ＭＡＳＴＥＲは上述のように、割込
受付回路１３１およびＤＭＡ制御回路（１５）に入力す
、否。

第４図を参照して、マスタ権を移管するときには、マス
タＣＰＵＩは、メモリ要求信号ＭＲＥＱ−１およびライ
ト信号Ｗ　Ｒ−１をオンとするとともに、アドレス・バ
ス（至）に共有メモリ（２）のマスタ権移管エリヤのア
ドレスを示すアドレス信号ＡＯ〜Ａ１５−１、データ・
バス關にマスタ権移管先番号ｍを表わすデータＤＯ〜Ｄ
７−１をそｎぞれ送出する。アドレス信号ＡＯ〜Ａ１５
−１はデコーダ（２）で解読され、デコーダ（２）から
は信号ＭＣＨＮＧＥ−１が出力されＤＭＡ制御回路（１
５１に送られる。ＤＭＡ制御回路（１５）は、入力して
いる信号ＤＰＳがオフであればＤＭＡアクセス権を獲得
して、信号ＤＰＳ−１をオンとして出力するとともに、
ゲート信号ＢＧＡＴＥ−１をオン、信号ｌＮ−１をオ′
フとする。こわにより、両ゲート回路α７）　［１８１
が開かれ、ゲート回路１７＋はデータ出力側に切替えら
れる。またＤＭＷｋｔ力５出刃される。

オア・ゲート（２３）には、ライト信号Ｗ　Ｒ−１、−
１およびマスタ権信号Ｍ　Ａ　Ｓ　Ｔ　Ｅ　Ｒ−１が入
力している。したがって、これらのすべての信号がオン
になると、マスタ権移管信号ＭＣＨＡＮＧＥ−１がこの
オア・ゲート２３＋がらシステム・バスの制御線に出力
される。

マスタ権移管信号Ｍ　ＣＩ　Ａ　Ｎ　Ｇ　Ｅ　−１がオ
ンとなると、すべてのＣＰＵのラッチ回路（１９１に、
ゲート回路（Ｊ７）が開くことによってシステム・デー
タ・バス（３１）に送出されたマスタ権移管先番号ｎ１
が一時記憶され、この番号ｍがそれぞれのデコーダωに
よってデコードされる。そして、マスタ権移管先番号ｎ
１と一致する番号のＣＰ　Ｕ　ｍのみのデコーダ（２０
）からマスタ権信号ＭＡＳＴＥＲ−ｍが出力され、マス
タ権はＣＰ　Ｕ　ｍに移る。

ＣＰＵＩのデコーダ■のマスタ権信号ＭＡＳＴＥＲ−１
はオフとなるのは言うまでもない。

このマスタ権移管処理および割込要求処理は、いずれも
メモリ・ライト動作によって行なっているが、メモリ・
リード動作によっても実行できるのは言うまでもない。

上記実施例においては、すべてのＣＰＵがマスタＣＰＵ
になり得るように構成されているが、１台のＣＰＵのう
ちの１台（ｉ＜１）のＣＰＵのみがマスタＣＰＵになり
得るように構成してもよい。この場合には、マスタＣＰ
Ｕとなり得るＣＰＵ間でマスタ権が適宜移管される。マ
スタＣＰＵとなり得ないスレーブ専用ＣＰＵには、割込
受付回路０３）、ラッチ回路（１９）　、デコーダ（２
０＋などのマスクＣＰＵになったときに機能する回路は
不要となる。

以上詳細に説明したように、この発明によるマルチＣＰ
Ｕシステムにおいては、システム−バスに接続されたす
べてのＣＰＵまたはそのうちのいくつかのＣＰＵがマス
タＣＰＵになり得るものであり、マスタＣＰＵになり得
るＣＰＵは、オペレーティング・システムを含むＤＭＡ
エリヤを使用するとき、割込処理のとき、およびマスタ
権を移管するときに共有メモリのＤＭＡエリヤをアクセ
スするためのＤＭＡ制御回路、割込要求信号を発生する
ための割込発生回路、割込要求を受付けるための割込受
付回路、マスタＣＰＵである場合に他のＣＰＵにマスタ
権を移管するときにマスタ権移管信号を出力する回路、
ならびにデータ・バスのマスタ権移管情報を解読する囲
路を備えている。したがって、マスタＣＰＵとなり得る
ＣＰＵ間でマスタ権が適宜移管され、マスタＣＰＵとな
り得るすべてのＣＰＵが共有メモリのＯ８を実行するこ
とができ、専用マスタＣＰＵが不要となり、また複数台
のＣＰＵがＯ８を固定的に分担する必要もな（なる。マ
スタ権を持っているＣＰＵが自分の専有Ｉ１０や専用処
理を行なうときには、あらかじめプログラムで定められ
た他のＣＰＵを指定してマスタ権を移管したの・ち、こ
れらの処理を実行することができる。専有Ｉ１０処理時
にはマスタＣＰＵであることから免除されるので、ハー
ド・システムをコンパクトに構成することができる。

【図面の簡単な説明】

第１図はマルチＣＰＵシステム全体を示すブロック図、
第２図はＣＰＵ内部構成を示すブロック図、第３図およ
び第４図は動作を示すタイム・チャートである。 ｉｌｌ　ｓｅａ　ｃ　’ｐ　Ｕ　、　＋２１４−・共有
メモリおよび共有Ｉ１０．１］１−・マイクロプロセッ
サ、（１２１ａｍｓ専有メモリおよび専有Ｉ１０、（１
３１１・・割込受付回路、＜１４１−・−割込発生回路
、個−・・ＤＭＡ制御回路、（２０）・・・デコーダ、
の−・・オア・ゲート。 以上 外４名

Claims (1)

1. 【特許請求の範囲】 複数台のＣＰＵと、オペレーティング−システムを含む
   ＤＭＡエリヤを有する共有メモリとがシステム・バスに
   より接続されており、マスタＣＰＵとなりうる少なくと
   も２台のＣＰＵが、 オペレーティング・システムを含むＤＭＡエリヤを使用
   するとき、割込処理のとき、およびマスタ権を移管する
   ときに共有メモリのＤＭＡエリヤをアクセスするための
   ＤＭＡ制御回路、割込要求信号を発生するための割込発
   生回路、割込要求を受付けるための割込受付回路、マス
   タＣＰＵである場合に他のＣＰＵにマスタ権を移管する
   ときにマスタ権移管信号を出力する回路、ならびに データ・パスのマスタ権移管情報を解読する回路、 を備えているマルチＣＰＵシステム。