JPS58203551A - マイクロコンピユ−タタ−ミナルシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

木公明（ば、一般的には、清−４ターミナルシステムに
係る鴫のでめ９、′！４定的ｌては、マイクロコンピュ
ータターミナルシステムに係るものである。 従来からマイクロコンピュータターミナルシステムでて
マイクロプロセッサを用いてきた。マイクロプロセッサ
はそれ自体のメモリを有しておらず、ビデオリフレッシ
ュサイクルが完了するのを待機するか、或はビデオリフ
レッシュサイクルを中断させなければならない。マイク
ロプロセッサがビデオリフレッシュサイクルの完了を待
たない場合には、ＩＩＩ　礪！ｉ　ｆ上のビデオディス
プレイを中断させることになる。それ自体のメモリを有
していないために、マイクロプロセッサは蓄積さ１念デ
ータを読取るの（システムパスを使用しなければならな
い。従ってマイクロプロセッサが、蓄積されているデー
タを読出さなければな−なくなると、システムパスによ
って作動している装、前日の曲の動作を中断させな、／
Ｔればならない。軸って圧電の時点に２いて、ζ１つの
、φ作しかベゴラし偽ないことだなる。 公刊のシステムでぼ、人唱カデバイス、用メモリ全１己
既するのに刀−ソルケマイクロプロ−ｃ　７　ｔ　１１
び〉−ゴーげによって制御していた。マイクロプロセッ
サは入出力デバイス用メモリにカーソルを配−貫するの
に独占的な印ｊ−卸を行なわない。即ちマイクロプロセ
ッサは同時で４カーソルの位１を知っているのではない
。このためより複雑なプログラミング手順が必要となる
。 ≧−ゲート９がマイクロプロセッサと共にカーソル位ｔ
　ｔ　’４Ｆ込む場合、キーデートからのキャラクタケ
人出力デバイス、中メモリに入れるにはフィクロプロセ
ッサの仲介を４要とする。リロち公刊のシステムでハ、
キーデー）−６ハ入出力デバイス用メモリに！イレクト
アクセスしなかった。従ってマイクロコンピュータシス
テムの多様性が不当に？ｆＩＩ限ｑｈでいた。テイノタ
ル蓄攬乃びビデオ・言号の発生に関する４許の１つとし
て、米国ｄ、ｆＦ第５　＋　３４５．４５Ｃ３号を参照
された一ハ０＝ア明・、ζ；る・１＊扇ターミナルシス
テムで′ζ、どデオ回路が、入出力デバイス用メモリ刀
為らキャラクタデータを受入れる車１の組のシフトレノ
スタと、早１の組のシフトレノスタからキャラクタデー
タを受けて陰極線管のスクリーン上にデータを表示する
ためのキャラクタ発生器に供給する第２の組のシフトレ
ノスタを有している。肩２の組のシフトレノスタがキャ
ラクタデータを陰極線管に供給する時には、埴１の組の
シフトレノスタは基極線管スクリーン上で次の行に表示
さるベサキャラクタデータを受入れる。 このようにすると、１１の組のシフトレソスタはメモリ
からｆＬｌの組のシフトレノスタへのキャラクタデータ
を遅らせてマイクロプロセッサに優先嗜を与えることが
できる。従ってマイクロプロセッサ；１それ自身のレー
トで作動することができ。 スクリーンリフレッシュサイクル或は漏ｊ礫管表示を中
断することなくシステム・ぐス便用の憂先慟″を得るこ
とになる。 本発明の培色は、マイクロノコセッサル七れ自体ノつメ
モリを有していることで口もつ従ってマイクロプロセッ
サ・；、システムパスを用いることなくそのメモリてデ
ータを４屑し、メモリからデータを？・出すことができ
る。従って′−＋方の時点て１つ思上の切作を遂行する
ことができる。 本発明の別の肴免は、マイクロプロセッサが入出力デバ
イス用メモリ内のカーソルの位置支びカーソルの配電を
、捜占的に制御することである。このようにするとマイ
クロプロセッサは常にカーソルの位ｔを凡ることＫなり
、プログラミング手順が欄単になる。 本発明の更に別の４色は、謳−デートが入出力デバイ各
月メモリにダイレクトアクセスすることで）る。従って
キーデートからのキャラクタデータは、マイクロノコセ
ッサによる仲介なしに、或・！：マイクＯ７’　０１ノ
サが存在しなくとも入出力デバイス用メモリに入ること
ができる。 マイクロノコセッサは入出力デバイス用メモリ（ハ）の
キャラクタデータを児出すたぬに周期的に況取り、該メ
モリ内のキャラクタデータ全マイノコデフてノサ、で＝
つて独占的に制御されているカーソル位電に１込む。 以上の９明かう、木マイクロコンピュータターミナルシ
ステムの動作特注がマイクロプロセッサのためのプログ
ラミングに依存し、そのためマイクロコンピュータター
ミナル装噌の多様性が改傳されることが理解されよう。 以下に添附・図面を参照して本発明の詳細な説明する。 第１図は本発明を実権し念マイクロコンピュータターミ
ナルシステム２０を示すもので）って。 本装置２０はマイクロコンぎエータ３０．入出力デバイ
ス３５及びシステムパス４０を含んでいる。 マイクロコンピュータ３０はマイクロプロセッサ４１及
びメモリ４２を備えてシリ、メモリ４２はリーＰオンリ
ーセグメントを含んでいる。マイクｏ　７’　ｏセッサ
４１は例えば米国カリフォルニア州すンタクララのイン
テル・コーポレーンヨン要インテル８００８である。グ
ログラム１丁１１−ドオンリーメモリ（ＲＯＦ、Ａ　）
　４２内に薔涜され、でｔビデ万デ１スグレ１清報Ｘ１
メモリ５０−ｃリ−（／うイトセグメント刀１／ｉ’：
　　４される。メモリ５１）のリート”／ライトセグメ
ント内て蓄積されたビデオディスグレイ消衛ζクメモリ
から反覆的に研出され、人出力デバイス３５のありきた
妙の陰極槻管ディスプレイ４５に印加されるビデ丁デー
タ信号を更新する。４車、線管ディスプレイ４５は例え
ばポールブラザースリサーチコーポレーションのミラテ
ルデイビノヨン製のモデルＩＭ１００９でよい〇堪礪線
清ディスプレイ４５の他に、入出力デバイス３５はあり
きたりの条−ゲート４６を含んでいる。入出力デバイス
３５のリード／ライトメモリｓｏｈ、システムパス４０
．キーボード４６用データ入力回路５１．及びａ極線情
４５用データ出力ビデオ回烙５２に接続されている。 メモリは全てあり８えりのものであり、公知であるウ　
リード／ライトメモリ（以下ＲＡＭと賂）５０ぼ２０４
８Ｘ１ビツト型であ６□゛、８ビツト語をＪみ省きする
ために８つの集涜回協が並列接続さ几ている。こ九は例
１はカリフォルリニアすサン４クララの７２パンスドメ
モリシステムスメンコ一ポレーテツド１１１１ＡＭＳ６
Ｑｉコ３型でよい。 入出力デバイス３５はシステムパス４０を４してマイク
ロプロセッサ４１と通じている。更に入出力デバイス３
５とマイクロデフセッサ４１との間の全てのデータはＲ
ＡＭ５０を通して・ｌするようになっている。ＲＡＭ５
０はマイクロプロセッサ４１或は入出力デバイス３５の
何れかＫよって読出したり、或は賽込んだりすることが
できる。 本実癩例ではキーゲート４６は万ベレータがキーを押す
ことによって８ビツト・バイトの標準ＡＳＣＩＩ符号化
ア符号化アルファニューメリックデータデータを発生す
る。このデータはストローブ信号と共にデータ入力回路
５１内に入り、データ入力回路５１はこのデータをＲＡ
Ｍ５０のレノスタセグメント内に供給して蓄積させる。 ＲＡＭ５０のレソスタセグメントからのデータ・出刃は
。 ρＡＭ５０のビデオディスプレイセグメントからデータ
出力ビデオ回路５２′・て送られるデータと１司じＢビ
ット・バイトであるユマイクコグロ１ノサ４１　ｉ’ｉ
　＊　Ａ　Ｍ　５　Ｑ　４〕し７スタ２グメ７　ｉ＋　
ｂｈらデータをぶポ１７．　７．７デーヌを４セ禰麿４
５乃之力、こビデ万回烙５２＜よって磯まれるように：
ｑ　Ａ　ＦＡ　５０のビデ丁ディスプレイセグメント内
に４込む、；ｔって入出力デバイス３５は８ビツト・／
Ｊイトの７万一マントでマイクロコンピュータ３０と通
じ合って２す・マイクロコンピュータ３０とデータ支び
命令を授受し合う。キーボード４６にマイクロプロセッ
サ４１のためのデータ及び命令を発生し、１極４管デイ
スグレイ４５はマイクロプロ１ツサ４１からデータ及び
命令を受ける。 ＲＡＭ５０のレノスタセグメントに蓄積されているデー
タ及びストコープ信号は、処理の念めにマイクロデフセ
ッサ４１において利用される。マイクロプロセッサ４１
がデータ処理シーケンスを７了すると、マイクロデフセ
ッサ４１はＡＳＣＩＩ２ｆ　些化すれたアルフ′アニュ
メリツクキイラクタ及（ｊ　制＠　Ｗ　”１を、ＩＡＭ
５０のビデ万１１フレ・ノシュでグメントにデして１込
み、データ出力ビデτ回路う２　ｆ　４　ｊ、てＦ１礫
管スグリー／４５上に表示舌ぞｂつ・１１′″−）二−
り出力・二°デγ１司４５２１丁この１前場１ａＡＭ５
０のビデオリフレノ・ンユセグメントη１ら反覆的に攪
士し、ＡＳＣＩ　　Ｉｇｆ号化されたキャラクタをビデ
オ信号に変喚し、１？ｌ制御１育報を弔いで１極４管ス
クリーン４５上のキャラクタをディスプレイすべき位置
を決定し、そして複合ビデオ信号を蘂瀧線管ディスプレ
イ４５に印加する。 以上の説明から、啼イクロプロセッサ４１がシステムパ
ス４０を通さずにメモリ４２のリードオンリーセグメン
ト内に蓄積されているキャラクタデータを読み得ること
が理慣されたであろう。従ってバス４０はこの動作中、
入出力デミ４イス３５によってＲＡＭ５０の読出し／１
込みに使用することが可やとなる、 ４童のメモリ位置にアクセスするために１４ピツトのア
ドレスが用いこれるウアドレスの一邪は各メモリによっ
て、テ免−邪はデコート９回路によって、央定竺れる。 キーぜ−ド４６上のギーｒ−押すと、データ入力回路５
１のありきたりの２−ボードエンコーダ６０（車２１図
）がＡＳ、０１１７丁−マットで８ビツト仔舌・と−芸
生でる。こζりうこ゛ノｒ符号は、ρＡＭうＯのワーギ
ングレノスｌセグメントに硼入するた゛ろ・、・て、デ
ータ入力回路５１０キーボード人力レノスタう１及び６
２内に援責彊噴さする。ＲＡＭ５０のレノスタセグメン
ト内に嗜慣されているキャラクタデータはマイクログ口
でノ寸４１によって周期的に監視され、マイクロプロで
ツサ４１による処理が開始される。 キーボード４６からデータキャラクタが澤入された場合
には、キャラクタが陰極線管スクリーン４５上に表示さ
れる。この目的のために、マイクロプロセッサ４１はＲ
ＡＭ５０のレノスタセグメント刀）ら読出したキャラク
タデータを、ＦＩＡＭ５Ｑのピデオデづスプレィセグメ
ントの中で陰極線管スクリーン４５上て現われるカーソ
ルの位置に対応する位置に１人する。マイクロプロセッ
サ４１は４礪線雪スタリーン４５上にカーソルを位置ぎ
めするためのビデオ回路５２≦よって攪７れるように、
ｌＡＭ５０のビデオディスプレイセグメント内にカーノ
ル情婦を挿入する。ＲＡＭ５０のビデ丁ディスτしくセ
グメント同のカーソルの位１′？。 ρＡ　Ｍ　５０のビデオディスプレイセグメント内の池
の情報と共にデータ出力ビデオ回路５２てよって読出さ
れ、ビデｙｒ信号に変遵され、そして１鷹線管スクリー
ン４５上にドツト／々ターンとして表示される。 キーボード４６による弾入が６２の制御キャラクタの１
つでちってもよい。制御キャラクタにはカーソルの再位
置ざめ、及び、１ｇ４　＠管スクリーン４５内のディス
ルレイセグメントの移動或はｌ自失が含まれていてもよ
い。本し制御ギヤラフタカｓ堰、ｉ線★スクリーン４５
全面を涌去さぜる命令であレバ、マイクロ７°ロセツサ
４１はＦＩＡＭ５Ｑのビデオディスプレイセグメントの
全ての位ｔＫブランクキャラクタをロードし％ＲＡＭ５
０のレノスタセグメント内のカーソル位喧アト９レース
全ホーム位嬢の値に変える。次で、矢のビデオＩＪフレ
゛ノシュサイクル甲にデータ出力ビデ万回路５２刀；：
の訂正された情報をピックアップして堪ｊ礫宵スクリー
ン４５全空白ンζし、カーソルを丁−ム・■肯ンこ位＋
ｔさｂするっ ＲＡ　Ｍ　５０のレノス々でグメントでま、ワーキング
レソスタの全てが８ビツトの巾であるう若干のレノスタ
ば、データ処理中にマイクロプロセッサ４１によって詣
動的にｆ炉用される清篭を保持する。附加的なレノスタ
が入出力デバイス３５と通じており、またマイクロプロ
セッサ４１と通じて嘱よい。ＲＡＭ５０には、陰極線管
スクリーン４５上のカーソルの位置を識別する複数のカ
ーソルアドレスレノスタが設けである。１つのレソスタ
゛がカーソルの行を、そして別のレノスタがカーソルの
列を識別する。これらのカーソルアドレスレノスタはマ
イクロプロセッサ４１によってロードされ、データ出力
ビデオ回路５２によって読まれる。またデータ入力回路
５１を通して珈−コード４６からキャラクタデータを受
ける複数のキーゲート入力謳ヤラクタレノスタも設けら
れている。 これらのキー♂−ドレノスタはマイクログ口でソサ４１
に工って攪でれ、８ビツトを含んでいる。 項鍋Ａ３Ｃ１１アルファニューメリック千ヤラノタ、′
Ｅｉ′）攪マーク及び記号は始めの７ヒ゛ツトｌこよっ
て限定され、８番目のビット・ζ１選ヂされた制御到キ
ャラクタの上段数字符号及びＣｙＲＬ（Ｉｌｉ＠）キー
を押し続けている間に選ヂされた李−に工す発生させら
れる符号からの信号を鷹別するのに用いられる。 ＲＡＭ５０のビデオディスプレイ１グメントＩコ。 陰極線管スクリーン４５上のキャラクタ位置毎に１バイ
トを蓄積する。表示可能なキャラクタカＳキー＆−ド４
６によって挿入されると、マイクロプロセッサ４１はこ
のキャラクタを処理してＲＡＭ５０のビデオディスプレ
イセグメント内に１込む。 ＲＡＭ５０のビデオディスプレイセグメント内に蓄樗さ
れたキャラクタデータはデータ出力ビデオ回路５２によ
って周期的に読出され、ビデ、ｒ１言号に変えられて陰
′Ｆ＠、線管スクリーン４５上に表示される。以上のよ
うに、マイクロプロセッサ４１は表示イ家を変える念め
に必委に応じて３Ａ′ψ５０のビデオディスプレイセグ
メント内に１込ミ、データ出力ビデオ回路５２は該セグ
メント同に昼噴きれているホヤラクタデータを４攪的に
玩出す。 本ｇ＋１で汀、ｑＡ　Ｍ　５　Ｃ１のビデオディスプレ
イセグメントは、苔極葭管スクリーン４５の２４のディ
スプレイラインてそれぞれ８０のキャラクタを表わす１
９２０バイトを蓄積する０別の８０バイトがＲＡＭ５０
のビデオディスグレイセグメント内て蓄積され、これら
は・基極線管スクリーン４５上の２５番目のラインに現
在の動作モードを識別する。ＲＡＭ５０のデータ出力ビ
デオ回路５２によってデータキャラクタであるのか或は
制御符号であるのか硼訳される。もしバイトがデータキ
ャラクタであると顧訳されると、このキャラクタがＩ１
１！極線管スクリーン４５上に表示される。またもしバ
イトが制御符号であると１訳されると、全ての後続のデ
ータキャラクタに適用されるディスグレイ効果をデータ
出力ビデオ回路５２に指示する。 任意のバイトが制御符号であるか否かはその５つのＭ２
Ｓてよって決定される。 真３図にマイクロプロセッサ４】及びその関連・回路、
並びにメモリ４２のリードオンリーセグメ／トヲ示す。 ７１クロｆ！：Ｉセッサ４トハ全てのプロダラム！′１
ｌｆｔＩデータ・ｂ理１能を遂行する。夕１１えはマイ
クロプロセッサ４１はＲＡＭ５０内からデータを読出し
たり或はそれらにデータを書込んだり、入出力デバイス
と通じたり、そして初期動作状悟を確立したりすること
ができる。入力データパツファレノスタ６５はシステム
パス４０を通してＲＡＭ５０から入力データを受けてマ
イクロプロセッサ４１に入れる。マイクロプロセッサ４
１へのデータの挿入はデータ入力セレクタ７５を通して
行なわれる。システムパス４０上の入力データはキーボ
ード４６によって発生され、データ入力回路５１によっ
てＲＡＭ５０のレノスタメモリセグメントを通してシス
テムパス４０に挿入されるのである。マイクロプロセッ
サ４１はシステムパス４０を遡１−てデータを送る。こ
の目的のために。 出力データバツファレノスタ６６はマイクログ口でツサ
４１から出力データ？受け、ＡＮＱｆ゛−ドア８’ｉ７
４してシステムパス４０に弾入する。アドレスバソファ
レノスタ６７はマイクログ口でノサ４】とシステムパス
４０との闇のアドレスに）　Ｎ　Ｏデート７６・うび７
７を−１して用じている０タイミング・★び利啜ロノノ
ク回烙６８、グ、データ・アドレス及び指令入出力動作
とマイクロプロセッサ４１のＭ作すイクルの内部状Ｏ支
Ｏニジステム・マス４０への各種出力訪令と全同期させ
る。 膚込堕作中のマイクロゾロでツササイクルの状態Ｔ、に
マイクロプロセッサ°４１はアＰレス・ぐツファレノス
タ６７内に下位８アドレス？ツトヲ挿入する。同時にタ
イミング及び制御ロノック回路６８がアドレスパノファ
レノスタ６７内にロードストローブを挿入する。マイク
ロプロセッササイクルの状態７２にはマイクロプロセッ
サ４１はアドレスパノファレノスタ６７内に上位の６つ
ノアドレスビット及び１込動作を限定する２つの制御ビ
ットを１人する。上値ビットはタイミング及び削・卸ロ
ノノク回路６８からのロードストローブに工ってアドレ
ス・ぐツファレノスタ６７内にクロッフサれる。マイク
ロプロセッササイクルの状態７５Ｋｌグタイミング支ひ
５制御ロノソク回メロ８力）あのフードストコープＶて
工ってキャラクタデータの８ビツトがマイクロゾロでツ
サ４１から出力データパツファレノスタ６６内２ζ棉入
される。従って状領Ｔ３　　が完了した時には１４のア
ドレスビット及び８つのキャラクタデータがパツファレ
ノスタ６６及び６７に挿入されて２す、ＡＮＱｆ−トー
７６〜７８を通して利用町詣となる。 アドレスビット及びキャラクタデータをＡＮＤ）ゲート
７６〜７８を４してシステムパス４０にデートするため
に、タイミング及び制御ロノック回路″６８は’７−”
−１−７６〜７８に可詣化信号を供給する。上位アドレ
スビットがアドレスパツファレノスタ６７内にある場合
には、タイミング及び制御ａロノック回路６８内でビッ
ト１４＆び１５がデコードされ、該回路６８内の７１）
ラグフロラ７′（図示せず）がセットされて１込動作が
確立される。 この１込フリップフロップのセットはシステム／％”ス
４０からのシステムメモリクフノク３の立下り責と同朝
している。この立下り嬢は１つＱ“〕メモリサイクルの
終り及び次のメモリサイクルの始めを′Ｌ艮定して

【ハ
る。書込フリノノフロングの出力灯。 マイクロプロ１ノサパス→求：信号、アドレスバス可矛
化：言号、１Ｎ之びデータ）込命令を発生するのに用い
ら几る。こ几らの信号はｒ−ドア６〜７８を−轡してレ
ノスタ６５＆び６７からアドレス及びデータをシステム
パス４０にｒ−トさせ書込動作を完了させるのに用いら
れる。 一１イクロノロセツサ４】が読出動作を遂行中には、マ
イクロプロセッサ４１はシステムパス４０を通してＲＡ
Ｍ５Ｑからのデータか、或はメモリ４２のリードオンリ
ーセグメントからのデータを選択する。後者の場合には
データはシステムパス４０を用いずにメモリ４２から百
接読出される。 従って入出力デバイス３５は、マイクロプロセッサ４１
がメモリ４２のリードオンリーセグメントを慢出してい
る間、別の動作を遂行するたぬにシステムパス４０を使
用することができる。 フィクロｆＯ−ノササイクルの状ｇ　ＴｌｏうびＴ２の
間の読出１作は薯込＠咋に類似している。マイクロプロ
セッササイクルの状態ＴＩ　　にζマイクロ７コ二ソす
４１ｄ丁’Ｅ　０８つのアト９レスビツト七アドレスパ
ンフアレノスタ６７内に挿入する。Ｉ用時にタイミング
及び制御ロノック回路６８がアドレスバッファレジスタ
６７内にコードストローブを挿入する。マイクロプロセ
ッササイクルの状摩ｒ２Ｋｕマイクロプロセッサ４１は
アドレス／＜ソファレジスタ６フ内に上位の６つのアド
レスビット及び読込動作を限定する２つの制御ビットを
挿入する。これらの上位ビットはタイミング及び制御ロ
ノック回路６８からのロードストローブによってアドレ
スバッファレジスタ６７内にクロックされる。 −”１７０プロセツササイクルの状態Ｔ　２　　カ終ッ
て上位アドレスビットがアドレスノ１°ソファレノスタ
６７内にある場合、ビット１４及び１５がタイミング及
び制御ロノック回路６８内でデコードされ、該回′８６
８内の読出フリノグフコツ７′（図示せず）がセントさ
れ、横出助作が確立される。挽出フリソゲフロツノの１
ノドｑ、システムメモリクロック３の立下り縁、及びマ
イクｌ：１７０二ノサ４１のす・ｆクルの状態Ｔ２　　
と・ｉ；期してい、る。二゛ノド１４．支ひ１５１．デ
コードされろ箭憬：・こ、アドレスヒフ’　ト８　乃至
１３がアドレスノぐツファレノスタ６７によってリード
オンリーメモリ（９０Ｍ）アドレスデコーダ８０に供給
さする。これらのビット１４７☆ぴ１５がアドレスデコ
ーダ８０によってデコードされ９０Ｍアドレス内に挿入
されると。 ＲＯＭＪ択信号が発生してデータ入力セレクタ７５内に
挿入される。ＲＯＭ選択信号はデータ入力セレクタ７５
をＲＯＭデータラインに切番えさせ、読出フリップフロ
ップの出力からの出力ゲート（：図示せず）をターンオ
フさせる。その結果。 マイクロプロセッサパス壜求、アドレスバス可能化、友
は読出命令のような読出動作命令信号は。 アドレスデコーダ８０で発生し反転回路８１全通してタ
イミング及びｉｌｌ　＠ロノック回路６８に印加される
選択信号によって禁止される。次でデータ入力ルタタ７
５全通してマイクロｆＯ＝フサ４１に工ってメモリ４２
０９０Ｍでグメントフ）らプログラムデータが、＆出さ
れる。 二゛ノｒ３乃至１３つミアトレスコ−ｒ　８ｆ）　；て
：つてデコーｒさね、ないと、夕４ミング々び一；ｍｌ
　＠ロノック回路６８によって絖出勅作命令・信号が作
られ。 アドレスパツファレノスタ６７からの出力信号がタイミ
ング及び制御ロノック回路６８からの読出命令及びマイ
クロプロセッサ・ぐス要求と共にゲート７６．７７を通
してシステムパス４０に？　−トさ几る。これに加えて
タイミング及び制御ロノック回路６８によって挽出スト
ローブが作られ。 ＲＡＭ５０からのデータをシステムノぐス４ｏｔ”ａし
て入カデータパツ７アレノスタ６５内にコーゾするのに
用いられる。アドレスデコーダ５０からＲＯＭ選択信号
が・供給されない場合には、データ人力セレクタ７５は
システムパス４０上のデータを入力データノぐツファレ
ノスタ６５．データ入力セレクタ７５を通してマイクロ
プロセッサ４１内に通過させ得るようにしく入出カライ
ンを介して）、読出動作ケ完了させる。 第４Ａに４まＲＡＭ５０の続出し及び舊込み誓ｊ・卸回
路を示しである。データ（′ｉＲＡＭＳＱ内に書込んだ
り、ＲＡ　Ｍ　５　Ｑから読出したりすることができ、
或はＲＡＭ５０のセルをリフレッシュすることもできる
。データは、データ入力セレクタ９゜全通してシステム
パス４０からＲＡ　Ｍ　ｓ　ｏ　内ニ挿入することもで
きるし、或はデータ入力回路５１及びデータ人力セレク
タ９０全通して中−ゲート４６からＲＡＭ５０内に挿入
することもできる。 ま念データは、／ステムパス４０及びデータ出力ブート
９２全通して、或は直接ＲＡＭ５０からデ。 −タ出力ビデ第１回路５２に！出すことができる。 リフレッシュサイクル中にはＲＡＭ５０のデータの変更
はない。 読出し、書込λ及びリフレッシュサイクル中作の切替を
１１４Ｌ、ＲＡＭ５０への及びＲＡＭ５Ｑからのデータ
？導く之めにデータ：ニスイツチング及び１′１１＠回
路が用いられている。データ書込みサイクル中に３つの
メモリクロック・々ルス、即ちクコ７り１、クロック２
及びクロック３１、王びにアドレス、及び蒼込命令がＲ
ＡＭ５Ｑに供−＠を７″Ｌも。 クロック・ゼルス、即チクロック１、クロック２、及ヒ
クロンク３はクロックゲート９８を通してＲＡＭ５０に
供給される、アドレスはシステム・ザス４０からアドレ
スセレクタ９４を通して償金される。１込命令はシステ
ムパス４０から０Ｒｆ−ト９５を通すか、或は中−が−
ド４６からデータ入力回路５１及び０ＲＰ−ト９５を通
して供肴される。もしデータがシステムパス４０かう来
ルのでロレハ、アドレスはシステムパス４０からｄＪＪ
する。データ人力セレクタ９０及びＲＡＭアドレス七レ
クし９４ｔｉデータ陵びアドレスをＲＡＭ５０に導くの
【用いられる。即ちデータはてレクタ９０を通して１人
され、アドレスはでレジタ９４全通して挿入されるので
６るっ システムパス４０つ１らのデータｔ？ＲＡ　Ｍ　５　Ｑ
　ｌて挿入するのであれば、マイクロプロセッサ４１か
らのアドレスラインの上位３ピツトｌｉ、１２及び１３
はシステムパス４０を１して挿入され、アドレスデコー
ダ９６てよってデコードされて一ア儒号が；乍られるっ
一４択信号・、−ｊ　ＯＲｒ　−ト９７で通してで一ト
９８ｋＥＨ＠化し、３つのクロック／４ルスがｆ−ト９
８に通してＲＡＭ５０に印加されるようにするっ４込命
令はマイクロプロセッサ４１からシステム／４ス４０及
びｏＲｒ−ト９ｓｔ−ＡしてＲＡＭ５０に導かれる。 キーゲートデータがＲＡＭ５０に挿入されると、データ
人力セレクタ９０＆びアドレスセレクタ９４はそれぞれ
１つ肯きの人力信号を感知するように切替わり、ギヤラ
クタリフレツシ二信号はクロックパルスのｒ−ティング
全制御するのに用いられる。キーゲートデータのｉ込み
はビデオリフレツシエサイクル中に遂行される。書込命
令はギー〆−ド４６からデータ入力回路５１（第２図）
及び０Ｒｒ−ト９！５全通ってＲＡＭ５０に印加され己
っ人力データはキービード４６によって発生し、データ
人力・回路５１支びデータ人力セレクタ９０によってＲ
ＡＭ５０に１人されるつアドレスはビット０乃至１０の
、背にシステム・臂ス４０刀１らアドレスセレクタ９４
全通してＲＡＭ５０″して挿入されろうキャラクタリフ
レツシニ・言号ｄＯＲｒ−ト９７ｔ−通ってクロック・
ど−ト９８金可能化し、３つのクロック／４ルスがクロ
ックダート９８を通してＲＡＭ５０に供給されるように
する。 続出サイクル中、ＲＡＭ５０からのデータ出力は、シス
テムパス４０からデータ出力ｒ−４９２ｔ？通して、或
は直接データ出力ビデオＬｇｌ路５２て挿入することが
できる。データが；電接システムパス４０に入るのでろ
れば、読出しアドレスがマイクロプロセッサ４１からシ
ステムパス４０′ｆ！：Ａして供給されろう欠でデータ
はデコードされ、魯込Ａｆイクルと１同じようにして導
びかれる。、；０ち、マイクロプロセッサ４１からのア
ドレスラインの上位３ビツト１１．１２及び１３がシス
テムパス４０ｆｃ通って挿入され、アドレスライン／り
６によってデコードされて選択信号が作られる。選択信
号は０Ｒｒ−ト９７で通ってクロックど一ト９８を可能
化する。アドレスデコーダ９５つ）らの選択信号は、タ
ロツクｒ−ト９８’ｌ’ｖ＝Ａしてクロノクツ母ルスを
ＲＡＭ５０に印謔するＯ：Ｃ甲１ハられる、システムパ
ス４０つ１らのデータ読出命令・１データ出力ｒ−ト９
２に可能化してＲＡＭ５０からのデータ出力をシステム
パス４０に送給させるのに用いられる。 読出すべきデータがデータ出力ビデオ回路５２の念めの
ものである場合には、ビデオ回路からのギヤラクタリフ
レツンエ信号が、ＲＡＭアドレス計数器９９からの出力
をアドレスセレクタ９４を通してＲＡＭ５０に導くのに
用いられる。キャラクタリ７レツン；Ｌ信号はまたクロ
ックツ４ルスをＯＲゲート９７及びクロックゲート回路
９８′ｆ：通してゲートさせるっこわでＲＡＭ５０の出
力はデータ出力ぎデオ回烙５２のビデオ回路レジスタの
１つの中に亘接ロードされるう リフレツンユサイクル中には全てのデータ入力回路及び
出力回路は活動しない。クロック１．２１’３４＝ｌび
アドレスの王立６ビノトが必要とされるうメモリリフレ
ツンユ信号は０Ｒｒ−ト９７Ｖてよってタロツク’ｒ−
１−９８：てクコツク１．２及び３を”ｒ−トさイるの
（Ｉζ用いらｆ″Ｌる。更：てノモリリフレノシュ１号
は、アドレスデコーダ９６及びアドレスセレクタ９４１
ＭしてアドレスピットをＲＡＭ５０に印加させるのに用
いられる。 第５図はマイクロコンビュータターミナルンステムのタ
イミング回路１００を示すものでめる。 タイミング回路１００は、マイクロコンピュータターミ
ナルシステム２０内に用いられている各１クロック周波
数の源と々るものでらり、またＲＡＭ５０内に蓄積され
ているダイナミックメモリのりフレツシエを制御する。 更にタイミング回″ｊ１１１００はリフレッシ上信号の
発生及びリフレツシエサイクル中のりフレツシエ信号の
便用にも関連しているっ タイミング回路１００は水晶発−５器１ｏｔｒ嘴え又い
る。本例では発蚕器１０１は公称周波数１５．１４８８
Ｍ１−４ｚでタロツクパルス士発生する。 １５、＋４８８ＭＨｚのクロック・−ルス汀本ｌｉｅ管
ディスプレイ４５上に表示されるデータキャラクタ内の
絵素の持続時間即ち時間巾を央定するシステムピットク
ロックツ９ルスとしてシステムｉ４ス４０ンで、画人さ
れ５つ水晶粂嘔精１０１・Ｑ二カ＝１／１０ビット叶衣
器・回路１０２にも供給さｈ已。 ピット計攻器回路１０２の出力信号はシフトクコックパ
ルス或はキャラクタクロックツ々ルストシてシステムパ
ス４０に送られ、４礪Ｊｆ４５のスクリーン上に表示さ
れる中セレクタの巾を央定スル。 更にピット計数器１０２の出力は垂直葛劫デコー／１０
３にも印加される。 ピット計数器１０２の出力ば１／９６争イラクタ計数器
１０４にも供給されている。キャラクタ計数器１０４の
出力は、シフトゲート・々ルスとして、″！念４１碧管
４５の水平駆動及び水平消去を例個するクコツクパルス
としてシステムパス４゜に挿入される。 ｌ礪線管４５に印加する垂直消去及び垂、宣居動信号全
得るために、中セレクタ計数４１０４の出力、′グ１／
１０走査線計攻器１０５に印加される。 を査棒計数４１０５の出力は一婁ｊ・＠管４５：て供給
されるようにシステムパス４０に向かう４走査’泉つよ
うなすｔ−１で計数する０１０番弓０活Ｚ４′ｔ−計数
すると走１掖計ａ　器１０うは１　／　２５　（ｒＯｗ
）計数４１０６に可能化信号をｉ＃給する。キャラクタ
計数６１０４の出力クロノク→占号も行計数器１０６に
供給される。行計数器１０６が可能化されると、行計数
器１０６からのクロックパルス出力が行計数４デコーダ
１０７に供給される。行計数器デコーダ１０７は行計ａ
器１０６の計数器をプリセットし１．禽ｆＩ磯管４５に
対して垂直消去確言号をシステムパス４０を介して送り
、そしてシステムパス４０にシステムリセット信号を送
る。更に行計ａ器１０６は１極線管４５に対してビデオ
フィールド信号金ンステムパス４０を介して通る。 フィールド信号は、千童のフィールド中の１可時にキー
ゲート中ヤラクタ符号をＲＡＭ５０内に蓄込むのかを央
定する。 行計数４１０６は垂直駆期デコーダ１０３をも可能化す
る、っ垂直駆動デコー／１０３が町側化されると、ビッ
ト計ａ４１０２″９）ら誘導され垂Ｍｌ勤デコーダ１０
３の出力てあ己クロックパルス・４号出力がシステムパ
ス４０を介して：ｔ″Ｍ’ｉ情・↓５に供七さｒるっ メモリリフレッンユアドレスを発生ざイるため、ζ、２
段６ビツト計数器、即ち列（ｃｏｌｕｍｎ　＞　　アド
レス計６６１ｉ０が用いられている。列アドレス計ａ器
１１０の入力ｉＩＩはギャラクタ計数器１０４の出力に
接続さｎている。列アドレス乃つンタ１１０の出力は、
システムパス４ｏに挿入する友めに、メモリアドレス（
Ｄ下位６アドレスビツトのような］司じリフレッシエア
ドレスを連続的に発生している。これらの下位６アドレ
スはＲＡ　Ｍ　５　Ｑ内の子音のレソスタ内の６４セル
列の１つを限定する。これらの６ビント、：ｒｉメモリ
リフレッシェ要求てよってシステムパス４０のアドレス
バスにゲートされ、ＲＡＭ５Ｑの全てのレノスタに導か
れる。 ／　モ’Ｊ　Ｕ　７レノンλ要求言号ば、キャラクタ計
ａ６１０４の出力金量い、マイク°・１５０７’ｏセツ
サパス要求によって作動するＲ　Ａ　Ｍ　ＩＪフレッシ
ュ刊濁回路１１１に２いて作られる。メモリリフレッン
；Ｌ−Ｍ号は全てのＲ、ｘ　Ｍを可能化して必要なりロ
ック１号全供給するのに用いられるので、ＲＡ　Ｖｌ　
５１１の１・司−セルの列は：同時シでリフレツシエさ
ｎるっギヤラクタ計数器１０４の出力及びピント計数器
１０２の出力はマイクロプロセッサクロ７り発生ａ１１
３に供給され、システムパス４０にφ１クロックツ々ル
ス及びφ２クロック！４ルスを供給させる。ピント計数
器１０２からの出力パルスラぴ中ヤラクタ計数器１０４
からの出力パルスはＲＡＭクロック発生器１１２にも印
加され、りａツク１／４ルス、クロッｌ　２／譬ルス＆
Ｕ−／ロック３ノ譬ルスを発生させる。これらのパルス
はシステム・イス４０及び第４図のクロックゲート９８
に導かれる。 データ入力回路５１（第２図）のキーゲートエンコーダ
回路６０は苧−ボード４６上ので一押スと８ピツトのキ
ャラクタ符号を発生する。キーゲートエンコーダ回路６
０の出力はキーが一ド入力キギラクタレソスタ６１及び
６２に＃込む符号を供給する準Ｔｉが贅ってい己。ビッ
ト１〜４はキーぎ一ド人カレソスタ６１に、そしてビッ
ト５〜８はヤーデード人力Ｖソスタδ２ｚて供給さｆｌ
、　ｍｌ−キーか押されると閉じたキースイッチ接点が
そ一デートエンコーダ６０によって検印さレル。キーゲ
ートエンコーダ６０は全ての牛−スイッチＱｉ全連続的
に走査し、閉じている適意ｔ−″４Ｎ刊すると押されて
いるヤーｆｃ表わす１０ビツト符号ｔ−発生することＫ
よって応答する。キーダードエンコーｌ６００走査速賓
はデータ入力回路５１の発眉器１１５によって決定され
、キーゲートエンコーダ６０の符号出力は、これも発蚕
器１１５の出力から導かれ九単−ノ臂ルスの中ヤラクタ
ストロープと同期している。１０ビット符号及び中ヤラ
クタストロープノ々ルスに］工て、中−ケードエンコー
ダ６１２ギーダウンロノックレベル信号も発生する。 ギー♂−ド４６のりセットキーは符号を発生しないが、
リセット信号ライン上に接電リターンスイッチ信号全発
生するっ 中−ゲードエンコー／６０からの１０ビツト符号出力は
、中−！−ド出力レしスタ６１及び６２刀為ラデ一タ人
カセ１／クタ１２４を通してＲＡＭ５０にｌ＃台さｎる
８ビント層、叉びキーざ−ド４ｓとその附属回路とによ
って夏用される２１Ｊビツトからなっている。８ピツト
梧は７ビツトのＡＳＣｌ　＋符合を含み、８８？ツトは
数字・４ツド、選択された′＠仰キャラクタの５つの上
段符号、及びＣＴＲＬ（制＠）キーを押した時に選択さ
れたキーによって発生する２６符号の中から入力（言号
′ｔ−識別するのに用いられる。第９ピツトはキーゲー
ト４６上のＡＬＬ　ＣＡＰＳ　　（上段）キーに対して
ｍ理０でろり、第１０ピツトは反覆可能中−を現わす全
符号に挿入される。 ビット６．７及び８は制御及び大文字ロジック回４１２
５七通してキーぎ−ド人カレゾスタ回路６２に導びかれ
、それ刀１らデータ人力セレクタ１２４を通してＲＡＭ
５０に挿入さｎる。ビット６．７及び８は％＝？−＆　
−１’４６（７）ＣＴ　ＲＬＡ’　−を押すか或はＡＬ
Ｌ　ＣＡＰＳ　　（上段）キーを−１すことによってＣ
Ｔ　ＲＬ　（１ｌｆｌＪ　＠）及びＡＬＬ　ＣＡＰＳ　
（上段）ロジック回路１２５によって変更されるっ即ち
。 ４ＬＣＴＲＬキー？押すと、キーダート９エンコーダ６
０つ島らの出力の中でビット９が書理ルベルとなると全
てつキ号に対して一部）６．７．、支び３がＯＤｌ、て
さｎる。７たもしＡＬＬ　ＣＡＰＳ　　−！Ｐ−を押す
と、アルファベット＋ｆｉゎす全ての符号、浸ｌ］′Ｃ
）ビット９が＊埋０である符号に対してビット６が倫理
Ｏにされるっ キーケート人カレソスタ６１，６２Ｒエンコーダ６０か
ら、同時にではないが、＝？ヤラクタ符号及び中ヤラク
タストロープ・臂ルスの両方を受ける。 キャラクタストコープ／４ルスＩ”ｉ０１’−１１２６
にも別えらｎ、中イラクタストロープフリップ７０ッテ
１２７ｃｐＫ蓄ＩＦされる。咳フリップフロップ１２７
の出力はＡＮｏｆ−ト１２ｇの一方の入力に接続されて
いる。ＡＮｏｒ−）１２８の他方の人力には、ビデオフ
ィールド・信号としてシステムタイミング回路１００（
第５図）〃１ら到来する’Ｐ−Ｍ−４４込’ｙ’　−ト
４号が印加されているっビデ丁フィールド信号は、子音
の・フィールド中の何時ンでギーゲードキャラクタ符号
をＲＡ　Ｍ　３０　ｋて１込むのか全央定する。ＲＡＭ
５０への１込み、゛丁逼ビデ丁＋ｉフィールｒ゛に１・
回ピデオリフレノンニサイクルの一部として行なつれる
っ キーざ−１−″４込ゲート：言号が存在し且つ＝？ヤラ
クタストロープ７リノデフコツデ１２７がセットされる
と、ＡＮＤＩｆ″−ト１２８は選択信号を発生シテデー
タ人カセレクタ１２４にレソスタ６１及び６２からのギ
ーゲードキャラクタ仔号デーグをＲＡＭ５０内に４１人
させ、ま念ＲＡＭ５Ｑに１込命令ｔ−４＃給する。書込
アドレスはアドレス計数器９９（第４図）からＲＡＭ５
０に供給される。 午ヤラクタ符号のき込みはＲＡＭ５０内で反ｊさせるこ
とができる。これ・１ハ、符号が特別に洩占されている
キーで・余くキーを少なくとも所定の時間の間押してい
ると行なわれる。このようにキーを押すとキー１９７１
号がエンコー／６０からタイマ１３０に送られてこねを
付活する。所定の１時間が経過すると、ＡＮＤｙ−）１
３１／）一方の入力にピット１０信号が印加されていれ
ｉ’ｆ　１つ・Ｑ　／ＪルスがＡＮＤゲート１３１　ｆ
通過するっぜスト１０・信号（−ｉ、ギーＭ−ド人カレ
ソスタ６１．６２内ｉ／（１涜されている符号が反夏町
距守号でｆりる壜台に現われるようシでなっているうも
しこのような状懇で５ｉ７−１’、ＯＲゲート１２６及
びフリップフロップ１２７全通して「真」入力がＡＮｏ
ｒ−ト１２８に送られる。即ちキャラクタストロープフ
リノデフロツデ１２７の出力はセットの状態となる。そ
こでＡＮＤデート１２８に加えられ念欠のキーゲート１
込ゲート信号によってキャラクタ符号がＲＡＭ５０内に
書込まれるようになる。もしオペレータがキーを押圧位
置に下げたまま保持していると、キーゲート蓄込ゲート
信号が「真」であれば、毎ビデオ走査フィールドに１回
書込サイクルが反覆されることに々る。 ４極線管４５ば、左から右への水平方向と上から下への
垂直方向に走査される非飛越走査ビデオラスタ全・肖し
ている。各フレームは２つのフィールドＡ及び日からな
り、走査線は２６３本／フィールドでその９２５０本が
見えるようになっている。残６　ｔｒ＞毛査＠ば１直邊
憧期１間中に現われる。 ２つのフィールド′信、１つのフィールド内の２５０本
の町呪走玉礫が池のフィールドの可視走査１に＊１的に
重なるように、仄々と虐ｊ穆青４５上で走査されて行く
。フィールド・Ｏ走査１波ａは毎秒６０で、オペレータ
には卓−のディスプレイに見える。 各走査線は水平方向に８００の素に分割され、各ｌｉＲ
ＡＭ５０・Ｏビデオディスプレイセグメントから読出さ
れる１つのピッ［−表わすようになっている。各フレー
ムの可視部分にはそれぞれが８００の素からなる５２６
本の走査線が存在する訳であるが、データは５００Ｘ８
００のマトリックスの検素として書込まれている。１本
ｆｆ１ｌ（’）ｆｆｉ査遣がＡ接走査１として現われる
ので、マ）　ＩＪラックスオペレータの目にｄ２５０Ｘ
８００の１として見える。 各アルファ二二一メリツクキャラクタハ、１０絵素巾×
１０＊素高の面積を占める。ＩＱＸＩＱの絵素、即ちド
ツトの面積の中て、キャラクタは４ｊ線管ビームによっ
て；固々のドツトそ主することにより表示される。 第６図はデータ出力ピデオー回塔５２　＋”；　２７ノ
クダイアダラムで”ｌ　′Ｉ　Ｏ’Ｊ　絡５２　’、ｒ
ｌ　ＲＡ　Ｍ　５０から２Ａ・守号化されてディノタル
・育種を続出して、それらからビデオ信号ｔｉる。ビデ
オ信号は水平及び圭直涌去・４ルスと共に陰極線賃４５
に印加される。４ｉＪｆ４ｓにおいてはビデオ信号及び
消去・々ルスはシステムタイミング回路１００（第５’
ｌ）から供給される水平及び垂直駆動信号と混合されて
本極等ビーム金召勤する。５衾極線管４５のスクリーン
上のビデオラスタ走ｆｌ−’ＩＩを７１１１Ｊ＃するの
が水平及び垂直駆動１号並びだ水平及び垂直消去信号で
ｂる。また公知のようにして１啄線管４５のスクリーン
上に１本置きの走査線が隣り合うように物理的に重ねる
ための垂直駆動１号を発生するのが垂直」梨デコー／１
０３である。 ＲＡＭ５０から読出される情報には２つの型があるっ４
量４管４５・Ｑスクリーン上の１０本の走迂■逼に１回
、ビデオ回路５２はＲＡＭ５Ｑから：１１ ８０キャラクタｔ−ｉ出し、各ビデオ走置フィールドが
始まる＠にビデオ回＠５２は劣Ｓ掃管４５・クスクリー
ン上ｌ’）フーノルＣＯ立者てちるＩ青服を読出す。Ｒ
ＡＭ５０（ハ）に４贋さｎている８０キτラクタのライ
ンが、泰囁Ｊｆ４５のスクリーン上（でビデオ表示され
始めるっ２進符号化されたキャラクタデータは、キャラ
クタ発生器１５２によって弯執線曹４５１つスクリーン
上にキャラクタドラトノやターンを表わすビデオ信号に
ｆ遺され、カーノ、９と混合されてＴＴＬレベルのぎデ
オ信号としてのビデオ信号となる。 この目的のためにビデオ回路５２（第６図）ｉＣｌＲＡ
　Ｍ　５０からのデータ出力を蓄積する一連の１７ソス
タ１５０及び１５１、＄４＋癲管４５のスクリーン上に
表示される全てのキャラクタのため４０ドツ）　ノ４タ
ーンを発生するキャラクタ発生器１５２、及び各種のメ
モリアドレッシング、タイミング及びアクセス制御信号
を発・主する支援回路で用いている。 各ビデオフィールド丁／）妬め及び垂直、帯線期間中に
、システムリセット“畠号がタイミング、回路１００（
第５図）の行計数デコー、ｆ　１　ｎ　７支び行計ａ４
１０１３つ）らタイミング及び呵刈グツツク］苓１５３
（第６ｍ）に′４を合さ口る。ンステムリセノト呂号：
は、特定のメモリアドレスに分いて読出ンーτンスヲ開
始させるためにアドレス計数器９９全アリセツトする。 次でタイミング及び制御ロノクク回、；ｉ！ｉ１５３に
よってメモリサイクル要求信号が作られ、タイミング及
びロジック回路６８によって読出命令が作られて挽出し
が始まる。メモリサイクル要求１号はメモリアドレスセ
レクタ９４に印加され、メモリアドレスｔ−ＲＡＭ５０
内に挿入させろう ＲＡＭ５００６つのレジスタは゛弧番に続出され、続出
しが完了する毎にＲＡＭアドレス計数ａ９９の計数が１
つずつ進められ、新らしい続出しが始まる前に新らしい
メモリサイクルが作られる。 ＲＡＭ５Ｑの始めの２つのレジスタの読みはか一／ルの
行ψＩＪアドレスを表わすものである。このデータｔｉ
カーノル発生器１５５　（１）　２つのレジスタ：Ｃ挿
入されて欠（Ｏフィールドの」に−［株］４　’Ｉ管４
５・Ｏスクリーン上にカーソルが現われる行列を央宕す
この侍もしキーゲードエンコー／６０からキャラクタ入
力が利用可能であれ？″ｉＲＡＭ　５０の別の所定位置
に４応動作が遂行される。書込動作に関しては萌述した
通りである。 ＲＡＭ５Ｑの他の所定位置における書込動作が完了する
と、次の所定立置にめる殴＾Ｍ５０のレジスタが読出さ
れる。次の位置が３ＡＭ５０の・／ゾスタから読出され
、レジスタの内容が、別・卸デコーダ１５６によってデ
コードされ、ディスプレイ効果レジスタ１５フ内に蓄積
される。このデータはａＳＳ管４５のスクリーン上の表
示が正常外の諌示効果をもって開始されるのか否かを決
定する。 ペーソスタート行アドレスはＲＡ　Ｍ　５０内ｔ、ｒ）
所定位置から読出されスクロールレジスタ１５８内に挿
入されるっまた別嘴デコーダ１５Ｇが受けた位置のアド
レスは加算回路１６０内に蓄積されて２す、アドレス計
ａ器９９内に違人される。こわでＲＡＭ５０の初期読出
シーケンスが完成し１、電極４管４５のスクリーン上に
次の全？デオ圭貸フィールドを表示するた力の全ての必
須条“牛が−１立される。表示すべき８０−Ｐヤラクタ
の第１行のアドレスはアドレス討数器９９甲に入几られ
ており、ディスプレイデータの況出しは仄の伺用町距な
メモリサイクルと共に開始される。 佃０の８０キヤラクタの−Ｊ、出しし１、ペーソスター
ト行アドレスのＲＡ　Ｍ　Ｓ　Ｄ内のＪ看を洸出し之凌
の、坩めの刈用町重メモリサイクルと共に始コシ、瀉童
＠管４５のスクリーンの垂直帝線切、間中に完了する。 ８０２ヤラクタぼノフトレノスタ１５０内に１亘列にロ
ードされ、／フトレノスタ１５０から７フトレノスタ１
５１内してロードされる。婁極−４管４５のスクリーン
上の垂直帯線が完了して第１のビデ丁ラインの走査が浦
ノｉされると、８０の谷キャラクタｒｉ／フトレノスタ
１５１からキャラクタ発生器１５２内に連続して転送さ
れる。 千ヤラクタ発主器１５２はビデオ上刃ロノノク回路１６
５のたｂの篇１の（最上の）矩（礫ト°ノド・セターン
信号を発生する。ビデオ出力口ノック２Ｅ　４１１’ｉ
　５　ｉＣ２’ハてビデオ信号、カーソル信号＆び日云
可号が宝へ→青４５に０口えるために混合さｎる。６啄
線香４５で瓜ビデオロノノク回路１６５で作られ乏混合
さ几た・屓倚ビデオ言号が垂直及び水平駆動信号と、混
合されて答極線債４５のスクリーン上に尿が作られる。 こｎ、により！・甑憬ｆ４５ぽ１つのデータキャラクタ
の１０尼愛線４にドツト・！ターンを受けることになる
。マ之／フトレノスタ１５１内に１涜されているキャラ
クタは、ｆＩＩ惧デコーダ１５６に印ガロされる。ビッ
ト７．６及び５が１００であるか否かに衣存してこの岩
が特引の我示効１！：ｇｆ号としてＪ訳される。キャラ
クタ発生器１５２は表示ψ果しノスタ１５７には応答せ
ず、該レノスタ１５７からのデータは婁嘱硼管４５にｍ
ｌ加するためにビデオ出力口ノック・回路１６５に・中
入ざ几る搏別な六本肋果虜撮を表わしている。 ８０キイラクタがキャラクタ発生器１５２に頁ｒ４示さ
れている間キャラクタはノプトレノスタ１５１の１を力
から７フトレノスタ１５１の人力Ｋ・舌１している。・
疋って婁童線−１４５のスクリーン上の咀（惺１が篭Ｔ
すると８０の各キャラクタのた０の第１足食罎ドノトノ
ゼターンが千ヤラクタ池主器１５２によってビデポー刀
ロノック回二６１６５まテ遇めら几、シフトレノスタ１
５１汀８Ｏ−Ｐｆラクタを尼全に・ｊｕ壇させてＡるっ
便ってキャラクタデータの内存は尼盆線１のスタート前
と同じとなる。 足逢線２がスタートすると、キャラクタ発生器１５２へ
のデータのノーケンス及びシフトレノスタ１５１内のデ
ータの′、＃環が４返される。ここでｔヤラクタ発生器
１５２は走査１！２の８０キヤラクタの全てのト９ット
ノ！ターンを発生する。このノーケンスぼ合計１０回−
渫返さ几、それによってキャラクタ発生器１５２は各文
字のための１０＠量礫全部ＦＣ対するト９ソトパターン
ｔｌ生する。ドツト／４ターンが発生し、／フトレノス
タ１５１のデータが循環している閣に、／フトレノスタ
１５０、（、−４号礫管４５のディスプレイの第２行の
ための矢の８０−？ヤラクタがロードされる。行１０走
ｆ４１０の間ＶＣ７フトレノスタ１５２内のデータの胃
−２１は帯止ぢ几、７フトレノスタ１５０からのデータ
が矩を嵌１１のため／Ｃ７フトレノスタ１５１内に転送
される。炬迂課１１ｚ勇２の表示行の頂部となる。 ７フトレノスタ１５０への再ロードが行なわれている間
のシフトレノスタ１５１のデータの・盾環のノーケンス
、及び足食線１０の間のデータの転送は４極Ｊｆ４５の
スクリーン上の各ビデオ表示行中に行なわれる。これは
合計２５回行なわれる。 マイクｃｒｆロセツサ４１による中断及びタイミング及
び制御ロノック回路１５３からのＲＡ　Ｍ　ＩＪフレッ
シュサイクル要求金考、シすると、シフトレノスタ１５
０の再ロードは婁極線管４５のスクリーン上の最初のデ
ィスプレイ行の始めの２．５炬−１１の間に行なわれる
。淀って第１行の残り７，５坩ｆ線の間はノフトレノス
タ１５０ば°不正して２す、メモリサイクル＋１他の装
置によって：史用−ＩＴ能となる。 キャラクタ発生器１５２（−ｇ６図）汀、’に平方向に
甲びる傅よのドツトによってモイラクタト０ノド／４′
ターンの各咲棒ドツト言号を作る（具ダ］でぽモイラク
タドノトノゼタ＝７の各峡挙ドツト百号は１討の咲万同
に罰ってｈるドツトによって乍ら几ている）。あジさた
ジの、公団のキャラクタ発生器が用いられて２ジ、ドツ
ト・ゼターン信号金作るのに内部的にプログラムする公
刊の技術を用いている。 従来キャラクタの戒、奉は、縦方向に肩っているドツト
の単一の列を用いて前段状に作られていた５つその佑果
省極媚管のスクリーン上ではキャラクタの縦、拳の方が
キャラクタの・運棒部分よりも着くなってしまう。換言
すれば、雲極礫管スクリーン上ではキャラクタの水平に
１っているドツトの方が垂直に何っているドツトよりも
明るく見える。 不発明によれば、キャラクタの杉は前段式を採用して作
らｎて汀いるが、キャラクタの樅４は複叔の峡乃１可に
痢えられたドツトによって作られる（萬１図番照）っメ
０ら各４Ｅ１は互に４９合った・ＶＪの４刈をざみ、僅
４を水平方向に１甲へばしている。 このようにすると、６　傘４ｉ　４５のスクリーン上に
表示されるキャラクタは、キャラクタを咀４にすること
なく、また高・ｌｌｌ１な４櫃−魂看全用いることなく
、明涜且つ肉太の家として現われるようになる。＄　４
．＃！管のスクリーン上には−Ｐイラクタの４４４部分
と冶んど同じ明るさの：従−が現われる。 芥邪の１着段状の作り方は：疋米通りであるのでキャラ
クタの刑かさが失なわれることはな論。 キャラクタ発生器１５２の出力ぼビｒオａノック回路１
６５に挿入され、そこで水平及び垂直消去考機と混合さ
れｔカーソル１言号と、混合され岱極線管４５上に表示
されるべきビデ第１言号として４４４管４５に印加され
る。 ４・童線管４５に表示されるキャラクタの鷹の４唖を減
少させることができるようにするために、婆４礫管４５
上に表示さ几るキャラクタｆｅ形成している各ドツト素
の面′ｉを減少させるようにしである。この目的のた１
）ＶＣ、ビデオ出力回塔１６５から４４磯１４５に印加
さ几るμ゛デオドノトノゼターン信号ト９ノド素にチョ
ッピング作用をｖｒＪえろう換言すれば、２≦軍−４管
４５のスクリーンて現／）ｎ・ｂ谷げノドの面責が少な
くなるよってし、４．（のよい−？イラクタの１が傅ら
几るように、ビデオド９ツトノ４ターン信号のビデオＡ
ｔ減少さぜるのである。ビデオド９ノトノ讐ターン名号
の各ビデオ素全半分にチヨノグすると、暗くなったキャ
ラクタが見える効果がある。従来ζキャラクタを者くす
るのにビデオ信号の振・Ｔ］を減少させていた。 前述のように、キャラクタデータはＲＡＭ５０から７フ
トンノスタ１５０及び１５１内に疹遺さ几、／フトレノ
スタ１５１からキャラクタ発生器１５２に１人さル、そ
こでビデオトンドパターン１百号が作られる。ビデオド
ツトツヤターン信号ぼビデオ出力１ｍ路１６５に供給さ
れ、カーソル信号と・混合されて蕃喚噸曾４５に印加さ
れる唆合ビデオ名号が作られる。 ビデオ出力回路１６５は−４の公団のＡ　Ｎ　Ｄ　ｒ−
ト（凶示せず）を禰えている。づＩＪ御デコーダ１５６
　＋ｉ　’／　７トンノスタ１５１Ｒに４７　ｎてｂる
矛ヤラクタ仔号を・英和する。−Ｐギラクタ仔号ぽマイ
クロゾロでノブ４１によってＲＡＭ５０内に４嘴さ几、
／フトレノスタ１５０＆ｊ下１５１内に挿入される。１
ｊ御デコーダ１５６がシフトレジスタ１５１内に所定の
咀合せ；−ｆ誉を倹加すると、ビデオ出力回路１６５内
のＡＮＤデートに基本りロツク用彼数・！ルスを供給し
てビデオドツトパターンのビデオ素をデートさせる。ビ
デオドツトパターンのビデオ素をデートする基本クロツ
ク周波数／４’ルスはチョッピング作用を受ける。この
作用は本俺的にビデオドツトツヤターンのビデオ素のパ
ルス巾変調である。即ちビデオ素は金山から手中まで減
少する。 人出力デバイス３５ｆｆ；ｄマイクａプロセッサ４１の
何れもがメモリブイクルを要求することができるが、要
求は４元順立がある。マイクロプロセッサ４１刀５績−
先順泣を有しており、仄にタイミングＬＯｉ路１００の
メモリリフレノ／ユ／ステム、その、欠にビデオ回路５
２のキーボード人力を含むビデオリフレノソエ、セして
ｄｆが人出カブバイスである。人１カデバイスの中では
５責４管デイスデンイ４５が４先匈ヲ有している。 マイクロコンビエータターミナル／ステム２ｆ）、り／
ステムパス４　ｔ）　（Ｃよって、データ金匙１里して
一５″−１！櫻ｆ４５上て鍼示する乏めシてデータを送
った’）、１ｌＮ１ノステムパス４０からデータを受け
たりすることができるありきたりのホストコンピュータ
２００（、ＸＩＡ）或７ま通信ライン２０１に田互４４
することができる。マイクロコンビ１−タ／ステム２０
のデータ（！１４雁力全増したジ、特定６浬のためのｆ
σグラム及びデータを４膚する之めに各１重の周辺機器
をマイクロコンビ二−タ／ステム２０に（硬することが
できる。典攻的な筒辺機４ｖまありさたジのハードコピ
ープリンタ２０２、Ｅｄディスク、力でノド戎る・エオ
ープンリールテーデト°ライプのよりな補助メモリデバ
イス２０３である。こｎらの回′ｆ６は、−元１坂′立
に従ってマイクコゾロでノサ４１ＥぽＲＡＭ５０にイン
ターフェイスしつつ１，５！ヱ釣にそれらの慢毛を遂行
する。 インターフェイス１可洛ａ笥刀機器ρ）らのデータ言号
でＲＡＭ５０：ｉ、゛１マイクロｆロセノサ４１と両、
　　γ町−”ヒな共・４゛ネ状、・て１人するＣ司の凹
路である。 ａｓ、／ステムパス４０ぼ、パス４０　ト＄　４ｖ）周
辺及び４勿飛器と？インターフェイスする回路トヲマイ
クロコンビュータ／ステム２０に加え得るようにする。 周辺機器はマイクロプロセッサ４１を中介することなく
直４ＲＡＭ５０から尻出したり、ＲＡＭ５０に４６んだ
りすることができる。マイクロプロセッサ４１のｑロ＠
各マイクロデａセノ？はそれ自体のＲＯＭｉ有して２す
、　ＲＡＭ５０の一部或は全部を全てのマイクロプロセ
ッサが共通に使用することができる。　、４１１ち各１
のマイクロプロセッサは各種の機能全遂行することがで
き、櫨々の機イヒを互に（足し合うことがでさる。 メモリサインル要求のＦ立貢位づけは一遍の相互４４及
び斗１ライン上のデコーディング回路によって遂行され
る。マイクロプロセッサ４１はＲ４Ｍ５０へのアクセス
に１則してｉ”１′＆糧先１１貢立全肩している。芝っ
てマイクロゾロセッサバス要求１２ビ／Ａ３１によって
全ての池の回＠ｖ′Ｃ速山される。マイクロプロセッサ
４１ｖｌパス要求に４しては１０ド立て、霊なら、ｔＡ
から、池のパス要沢言号’Ｃ’！　（ＴＡ５こと４６　
ｎウメモリリフレノ／ユ、ま欠の菫先貝立であジ、疋っ
てそのパス要求信号はビンＡ３９からマイクロプロセッ
サ４１を除く池の全ての回路に味らｎる。鷹３碩泣のビ
デオリフフッ／１パスはビンＡ４０ｔ−介してマイクロ
プロセッサ４１全除く全ての（ロ）路に送られる。キー
メートキャラクタ人力機相なビデオリフレツンユサイク
ルの一部として遂行され、キーブード入力回路は別のパ
ス要求を発生する必要ぼない。 周辺機器パス要求は、１つの区分のビンＡ４８から始ま
って別の区分のビンＡ３８で終るように全ての区分を直
列に髪続している１本のラインによってＦ位偵位づ汀ら
れている。このラインによっである責元頭ｑが各回１＠
区分に割当てられる。 各区分のパス４ズロノノク、ケ、それ自体の→拒を前の
区分力・らピンＡ３８全通して到来する８号よジもＦτ
７にするよってなって（ハる。っこのようにして；１正
な王立碩グづげが壇成さ１ているっ以上の４　ｏＪ４７
）ｈら、／フトレノスタ１５２（第６剥）　ツＳ　１４
４　Ｓｉ　！Ｓ清４５シてそヤラクタデータをそってい
る間に、ソフイレノスタ１５１ばＲＡ　Ｍ　５０からＣ
欠の組のキャラクタデータを受けていることが４４され
よう。このシフトレノスタ１５１へのローディングはス
クリーンリフレノ／：２−周波数で行なう必要はなく、
Ｊｊ！圧周波周波数なってよい。従って／フトレノスタ
１５１／ｉマイクロデロセッナ４１に優先１有を与える
ようにローディングを・ｉらせることかできる。即ちマ
イクロプロセッサ４１は婆、極線管４５のスクリーンリ
フレッシェサイクルを中断させることなく優先ｉ１を得
ることができる。従って動作はゆつ〈ジした速度で進行
し、マイクロプロセッサ４１がＲＡＭ５０を長時間使用
できることになる。ＲＡ　Ｍ　５０の挽出時間を位かく
する必要はなく、そのたりその素子ば１々の型の中から
１４択することができる。従ってＲＡＭ５０に：ζより
４斉的なメモリを用匹ることができ、またマイクロコン
ビ１−タターミナルンステム２ｏの所要式力も低下する
。以上に加えて、ＲＡＭ５０ぼ各キャラクタの各毛丘斐
毎に１回ｉ出アのでぼなく斗キャラクタ毎に１回尻出せ
、ブよいので、スクリーンリフレノ／：Ｌに向してシス
テムバス４０の１（用ｄ波六て沫たｎる。このたり他の
機器が７ステムバス４０全“炉用でさる時間が長くなる
。 マイクロアコフツサ４１がそれ自体のメモリ４２（第３
凶）を有しているため、マイクロプロセッサ４１　’ｖ
Ｘ　／ステムバス４０を用いることなくメモリ４２から
データｋｄ出すことができる。従って／ステム２０内の
他の１機器を中断させることなくメモリ４２からデータ
を、見出すことができる。 従って壬意のＪ４気に１数の動作をシステム２０内に２
いて行なわせることができる。 カーソルアドレスレノスタはマイクロプロセッサ４１に
よって虜にロードされて２す、ビデオ回路５２（第６・
図）によって４出される。ＲＡＭ５０の心０の２つのレ
ノスタから４出される一＃報：マカーノルの行列アドレ
スヲ言んでいる。このデータ：：：： １まカーツルーＡ生器１５５（４６図）の２つのレノス
タ内にローＰされ、次のキャラクタ表示フィール）’　
ｌ：Ｐ　Ｋ　％　（メ呻牙Ｄスクリーンに現われるカー
ノルの行及び千ヤラクタタ１１を央ポする。マイクロノ
ロセッサ４１の動作Ｖ丁／フトレノスタ１５２（４６図
）を通るデータのりフレッンエ＠作成は循壇全別御しな
い。マイクロノロセッサ４１なカーノルを朋］御するか
ら、虜にカーソルの■立、ｔを知らされている。このよ
うな構成にょジマイクロプロセッサ４１のグログラミン
グが筒略化される。 第６図に示すように、キービーＰは大刀データセレクタ
９０全通してＲＡＭ５０に直接アクセスする。これはマ
イクロノロセッサ４１の・中介ヲ姓ずして達成される。 アドレス計数器９９はマイクロプロセッサ４１が存在し
ていても、していなくてもＲＡＭ５０内のギャラクタ立
置を指定する。 マイクロプロセッサ４１は所定泣青においてＲＡＭ５０
″Ｆｒ″周期的に攪み、ＲＡＭ５０内のカーソル位置に
キャラクタを書込む。マイクロノロセッサ４１はＲＡＭ
５０内のカーソル位置を見出して１’？ＡＭ５０内のカ
ーソル２．４にキャラクタデータを善込む。マイクログ
ロセノナ４１全通してカーソル位ｔｒ全てのキャラクタ
をロードすることによって、システム２ｏの動作特性は
マイクロノロセッサ４１のグログラミングにぺ洋するよ
うになる。これによって／ステム２ｏの多様性が改暑さ
几る。 Ｘ　１　ａ　ｖ？：、／ステムパス４ｏとホストコンピ
ュータ２００との間、及びシステムパス４ｏと列えばデ
ィスクメモリのような補助メモリデバイス２０３との間
のインターフェイス回路を示しである。これらのインタ
ーフェイス回路は公知の技法でダイレクトメモリアクセ
スを与えるものである。インターフェイス回路はディス
クメモリのような補助メモリデバイス２０３及びホスト
コンピュータ２００からデータを１児出し戎はこれらに
データ’＜１込む。ダイレクトメモリアクセスインター
フェイス回路は、システムパス４０ｅ通してマイクロノ
ロセッサ４１によって動作する。マイクロプロセッサ４
１からの指令によってダイレクトメモリアクセスインタ
ーフェイス回路は、干、委することなく、ＲＡＭ５０り
１らディスクメモリのような補助メモリデバイス２０３
に、或；・まディスクメモリの工つな補助メモリゾ・臂
イス２Ｑ３からＲＡＭ５０にデータを４込み、尻出す。 ダイレクトメモリアクセスインターフェイス（ロ）路は
マイクロノロセッサ４１の指令の下にギヤザーライト動
作を遂行する。即ちＲＡＭ５０のＪ接７Ｖレスからのデ
ータを系漬、）且止し、このデータ金ディスクメモリの
ような補助メモリデバイス或はホストコンビ二−タ２０
０内の４接し７？：１立＃に薔込む。このようにすると
、ＲＡＭ５０からの選択されたデータをディスクメモリ
のような補助メモリデバイス２０３或はホストコンビ二
−夕２００内に蓄積することができる。 −にダイレクトメモリアクセスインターフェイス回路は
、マイクロノロセッサ４１からの指令のド（τ、リード
スキツタ−動作を遂行する。即ち、ディスクメモリのよ
う、を補助メモリデバイス２０３或はホストコンピュー
タ２００内に１漬ざｎているデータ、儂、４凄するディ
スク位置から、見出され、ＲＡＭ５０内の非、Ｊ妻位置
に分数させられる。 ４極４管４５のスクリーン上の形状全７−Ｌミレートす
るために、客、傘４１４５にスクリーン上にボー″ｆ−
支び垂・亘の禰を発生する。この目的５つｔカ（で、リ
ード／ライトフオームメモリを有する。回路をシステム
パス４０：て通じさせである。マイクロプロてノサ４１
・２ま写礪肩管４５のスクリーン上に表示さるべ１各、
Ｘ″Ｆ及び垂直線セグメントの位置を指定すめためにデ
ータをフオームメモリ内に挿入する。 ４６図に示すのと頃１以の、列えば発生６１５２及びビ
デオ出力回路１６５を含むビデオ回路が水平及び垂直線
を４極、′親管４５のスクリーン上に発生させるための
ビデオ信号を供給し、ビデオ出力回路１６５からの１合
ビデオ信号と混合して美事線管４５のスクリーン上に表
示させる。

【図面の簡単な説明】

第１図は本発明を実施しｔマイクロコンピュータターミ
ナル７ステムのブロックダイアダラムであり、 第２・ス１．・ま稟１Ａのマイクロコンビ１−タターミ
ナル／ステムＫ　テ用さｎているキーブード及びデータ
人力回路のブロックダイアダラムであり、早３２７１４
１図のマイクロコンビ１−タターミナルノステムに便用
されているマイクロプロセッサとその付４回路とをマイ
クロコンピュータメモリのリードオンリーセグメントと
共に示すブロックダイアダラムであり、 第４図は第１図のマイクロコンビ二一タターミ＼ ナルシステムに使用されている人出力デバイス用のリー
ド／ライトメモリ制御回路のブロックダイアダラムであ
り、 第５図は第１図のマイクロコンビ二一タターミナルノス
テムに使用されているタイミング回路の／ ブロックダイアダラムであり、 第６図は第１図のマイクロコンビ１−タターミナルシス
テムに使用されているビデオ回路のブロックダイアダラ
ムであり、そして 第７図はパス要求ロノノク回路の結縁Ａである。 ２０・・・マイクロコンビ二−タターミナルシステム、
５０・・・キャラクタデータ１責（第２）メモリ、３５
（４６，５１）・・・キャラクタデータ中入（人力）中
段、１５０・・・第１の組のソフトレノスタ、１５１・
・・第２の岨の７フトレノスタ、１５２．１６５・・ビ
デオ回路手段、４５・・・キャラクタディスプレイ、４
０・・・パス、４１・・・マイクロｆａ　セッサ、４２
・・・第１のメモリ、３５・・・人出力デバイス。 ４６　・・キーブード。

Claims (1)

1. 【特許請求の範囲】 パス： このパスと接続ｉ、ているマイクロプロセッサ；このマ
   イクロプロセッサが硬めるようにマイクロプロセッサへ
   接続されている第１のメモリ：前記のマイクロプロセッ
   サにより読まれそしてマイクロプロセッサにより書込ま
   れるため前記のパスと接続している１２のメモリ：およ
   び＠記の摩２のメモリに１込みそして早２のメモリから
   一存出すため前記の第１のメモリから確立して前記の１
   ２のメモ１１へ接続されている入出力デバイスを含む妄
   １ を嘴えていることを４做とするコンピュータターミ千ル
   システム。