JPS58200367A - 並列処理システム - Google Patents
並列処理システムInfo
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- JPS58200367A JPS58200367A JP8367382A JP8367382A JPS58200367A JP S58200367 A JPS58200367 A JP S58200367A JP 8367382 A JP8367382 A JP 8367382A JP 8367382 A JP8367382 A JP 8367382A JP S58200367 A JPS58200367 A JP S58200367A
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- JP
- Japan
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- interrupt
- arbiter
- signal
- system bus
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- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ｎ個のプロセッサユニットカｉそれぞれ１
個の情報入出力部を有し、この情報入出力部がそれぞ糺
バヌスイッチを介して１本のシステムバスに結合され、
これらのシステムバスに共有−モリが結合される並列処
理システムに関する。
個の情報入出力部を有し、この情報入出力部がそれぞ糺
バヌスイッチを介して１本のシステムバスに結合され、
これらのシステムバスに共有−モリが結合される並列処
理システムに関する。
一般に複数のプロセッサユニット、複数のシステムバス
、゛共有メモリをｉえ、各プロセッサユニットから共有
メモリをアクセス可能にし元並列処理シメテ云において
、ｉプロセラ金ユニシト間で直接通信を行ないたい場合
がある。このような場合各プロセッサユニットのカード
出入口を複数にし、システム／＜ヌの１本を一時的にプ
ロセッサユニット間通信用として割当てれば、比較的簡
単にプロセッサユニット間通信を実現することができる
。しかしながらカード出入口を複数個設けることは、そ
れだけ端子数が多くなシコヌトパーフォーマンスが悪く
なり、またシステムバスの数に合わしたカード出入口を
設けるとシステムのビルドアップが不可能となる。さら
にまたプロセッサユニット間の通信用としてシステムバ
スを固定化するとそのシステムバスがダウンした場合そ
のシステムの継続運用が困難と々る。
、゛共有メモリをｉえ、各プロセッサユニットから共有
メモリをアクセス可能にし元並列処理シメテ云において
、ｉプロセラ金ユニシト間で直接通信を行ないたい場合
がある。このような場合各プロセッサユニットのカード
出入口を複数にし、システム／＜ヌの１本を一時的にプ
ロセッサユニット間通信用として割当てれば、比較的簡
単にプロセッサユニット間通信を実現することができる
。しかしながらカード出入口を複数個設けることは、そ
れだけ端子数が多くなシコヌトパーフォーマンスが悪く
なり、またシステムバスの数に合わしたカード出入口を
設けるとシステムのビルドアップが不可能となる。さら
にまたプロセッサユニット間の通信用としてシステムバ
スを固定化するとそのシステムバスがダウンした場合そ
のシステムの継続運用が困難と々る。
一方、各プロセッサユニットのカード出入口が１個の並
列処理システムで、プロセッサユニット間の通信を実現
するためには、かなシの困難性をともなう。
列処理システムで、プロセッサユニット間の通信を実現
するためには、かなシの困難性をともなう。
この発明は、上記した各プロセッサユニットの情報入出
力部（カード出入計：゛つが１個の並列処理シスチムニ
工夫ヲ施シ、コストパーフォーマンスを落さず、そして
ビルドアップの可能性を残して各プロセッサユニット間
通信を可能にした並列処理システムを提供することを目
的とする。
力部（カード出入計：゛つが１個の並列処理シスチムニ
工夫ヲ施シ、コストパーフォーマンスを落さず、そして
ビルドアップの可能性を残して各プロセッサユニット間
通信を可能にした並列処理システムを提供することを目
的とする。
上記目的を達成するためにこの発明の並列処理システム
は各プロセッサユニットに、ＣＰＵ、！：。
は各プロセッサユニットに、ＣＰＵ、！：。
バススイッチをオン／オフ制御するｉ＋１個のアービタ
を備え、とれらアービタのうちｉ個はシステムバスに対
応して直列接続されて、システムバス毎に使用優先順位
を定めるｉ列のアービタ優先権チェーンを形成し、この
アービタ優先ｉ１１チェーンによる優先順位にしたがっ
て前記各プロセッサユニットから空いているシステムバ
スを使用して前記共有メモリをアクセスできるように構
成し。
を備え、とれらアービタのうちｉ個はシステムバスに対
応して直列接続されて、システムバス毎に使用優先順位
を定めるｉ列のアービタ優先権チェーンを形成し、この
アービタ優先ｉ１１チェーンによる優先順位にしたがっ
て前記各プロセッサユニットから空いているシステムバ
スを使用して前記共有メモリをアクセスできるように構
成し。
かつ前記残りの１個のアービタは直列接続されて。
割込優先順位を定める割込アービタ優先権チェーンを形
成し、前記ＣＰＵのいずれかよシ割込要求があると、前
記割込アービタ優先権チェーンは優先順位にしたがって
割込を許可し、この割込許可出力で任意のシステムバス
のすべてのバススイッチをオンするように構成するとと
もに、この割込アービタ優先権チェーンの割込許可出力
で前記ｉ列のアービタ優先権チェーンを不能動化する手
段を設けている。
成し、前記ＣＰＵのいずれかよシ割込要求があると、前
記割込アービタ優先権チェーンは優先順位にしたがって
割込を許可し、この割込許可出力で任意のシステムバス
のすべてのバススイッチをオンするように構成するとと
もに、この割込アービタ優先権チェーンの割込許可出力
で前記ｉ列のアービタ優先権チェーンを不能動化する手
段を設けている。
以下図面に示す実施例によシこの発明を詳細説明する。
第１図はこの発明の一実施例を示す並列処理システムの
ブロック図である。同図においてＰＵｌ・ＰＵ２・・・
・ＰＵ６はプロセッサユニット、１３１・Ｂ２・Ｂ６は
システムバス、ＣＭはシステムバスＢ１・Ｂ２・Ｂ３に
結合され、いずれのシステムバスＢ１・Ｂ２・Ｂ３から
も同時にアクセス可能な共有メモリである。
ブロック図である。同図においてＰＵｌ・ＰＵ２・・・
・ＰＵ６はプロセッサユニット、１３１・Ｂ２・Ｂ６は
システムバス、ＣＭはシステムバスＢ１・Ｂ２・Ｂ３に
結合され、いずれのシステムバスＢ１・Ｂ２・Ｂ３から
も同時にアクセス可能な共有メモリである。
プロセッサユニットＰＵ１はバススイッチＢ５１−１を
介してシステムバスＢ１に、バススイッチＢ５１−２を
介してシステムバスＢ２に、バススイッチＢ５１−３を
介してシステムバスＢ３にそれぞれ接続されている。
介してシステムバスＢ１に、バススイッチＢ５１−２を
介してシステムバスＢ２に、バススイッチＢ５１−３を
介してシステムバスＢ３にそれぞれ接続されている。
プロセッサユニットＰＵ２はパフスイッチＢ５２−ｉｔ
−介ｔ、てシステムバスＢ１に、バススイッチＢ５２−
２を介してシステムバスＢ２に、バススイッチＢ５２−
５を介してシステムバスＢ５にそれぞれ接続されている
。
−介ｔ、てシステムバスＢ１に、バススイッチＢ５２−
２を介してシステムバスＢ２に、バススイッチＢ５２−
５を介してシステムバスＢ５にそれぞれ接続されている
。
プロセッサユニットＰＵ３・ＰＵ４・ＰＵ５・ＰＵ６も
プロセッサユニットＰＵ１・ＰＵ２と同様の態様でそれ
ぞれシステムバスＢ１・Ｂ２・Ｂ３に接続されている。
プロセッサユニットＰＵ１・ＰＵ２と同様の態様でそれ
ぞれシステムバスＢ１・Ｂ２・Ｂ３に接続されている。
ｄｌ・ｄ２・・・・・ｄ６は各プロセッサユニットＰＵ
１・ＰＵ２・・・・・ＰＵ６のデータ情報・アドレス情
報であシ、これらの各情報はそれぞれ各プロセッサユニ
ットに唯一般けられる情報入出力部よシ入出力される。
１・ＰＵ２・・・・・ＰＵ６のデータ情報・アドレス情
報であシ、これらの各情報はそれぞれ各プロセッサユニ
ットに唯一般けられる情報入出力部よシ入出力される。
ａｌ−１・ａｌ−２・ａｌ−３、Ｂ２−１φａ２−２０
８２−３．・・・・・・、Ｂ６−１・Ｂ６−２・Ｂ６−
３はそれぞれバススイッチＢ５ｌ−１・Ｂ５１−２・Ｂ
５１−３β５２−１・Ｂ５２−２・Ｂ５２−３．Ｂ５６
−１・Ｂ５６−２・Ｂ５６−３のオン／オフ制御信号で
ある。
８２−３．・・・・・・、Ｂ６−１・Ｂ６−２・Ｂ６−
３はそれぞれバススイッチＢ５ｌ−１・Ｂ５１−２・Ｂ
５１−３β５２−１・Ｂ５２−２・Ｂ５２−３．Ｂ５６
−１・Ｂ５６−２・Ｂ５６−３のオン／オフ制御信号で
ある。
またＩＣ８は割込コントロール信号線であって。
この信号線ＩＣ８によシ、システムバスＢ１の各バスス
イッチＢＳ１＠ 、 Ｂ８２−１ 、・・・Ｂ Ｓ ６
−１に割込時に割込コントロール信号ＩＡが加えられる
ようになっている。
イッチＢＳ１＠ 、 Ｂ８２−１ 、・・・Ｂ Ｓ ６
−１に割込時に割込コントロール信号ＩＡが加えられる
ようになっている。
第２図はプロセッサユニットＰＵ１・ＰＨ１・・・・・
ＰＨ６の内部構成の一部を示すブロック図である。同図
に示すようにプロセッサユニットＰＵ１・ＰＨ１・・・
・・ＰＨ６は４個のアービタ、２個のゲート回路を内蔵
している。このほか、各プロセッサＰＵ１・ＰＨ１・・
・・・ＰＨ６には第２図には示していないが、第３図に
示すＣＰＵ周辺回路もそれぞれ内蔵している。さらにプ
ロセッサユニツ）ＰＵｌは、付加的に６個のインバータ
を備えている。すなわちプロセッサユニットＰＵ１はＣ
ＰＬＴｌｏの周辺回路、アービタＡＢｉ−４・ＡＢｌ−
２・ＡＢｌ−３・ＡＢｌ−４及びインバータＮ１ ・Ｎ
２・Ｎ′５を備えている。またプロセツザユニツ）ＰＨ
１はＣＰＵ周辺回路、アービタＡ Ｂ ２−１・１Ｂ２
−２・ＡＢ２−３・ＡＢ２−４を備えており他のプロセ
ッサユニットＰＵ３・ＰＨ４・・・・−ＰＨ６もプロセ
ッサユニットＰＵ２と同様の回路を備えている。
１１・□ 各アービタＡＢ１−１ ・ＡＢｌ−２・Ａ Ｂ １−３
・ＡＢ １−４． ＡＢ ２−１ ・Ａ Ｂ ２−
２ ・Ａ Ｂ ２−３ ・ＡＢ２−４．・・・・・
・、ＡＢ’６−１ ・ＡＢ６−２ ・Ａ Ｂ ６−
３ ・ＡＡＮＳの２出力端子を持っておシ両入力端子
にＬ（ロー）信号が加えられるとＢＰＲＯ端子にＨ（ハ
イ）信号を出力するとともに若干の時間をおいてＡＮＳ
端子よりＬ信号を出力するようになっている。
ＰＨ６の内部構成の一部を示すブロック図である。同図
に示すようにプロセッサユニットＰＵ１・ＰＨ１・・・
・・ＰＨ６は４個のアービタ、２個のゲート回路を内蔵
している。このほか、各プロセッサＰＵ１・ＰＨ１・・
・・・ＰＨ６には第２図には示していないが、第３図に
示すＣＰＵ周辺回路もそれぞれ内蔵している。さらにプ
ロセッサユニツ）ＰＵｌは、付加的に６個のインバータ
を備えている。すなわちプロセッサユニットＰＵ１はＣ
ＰＬＴｌｏの周辺回路、アービタＡＢｉ−４・ＡＢｌ−
２・ＡＢｌ−３・ＡＢｌ−４及びインバータＮ１ ・Ｎ
２・Ｎ′５を備えている。またプロセツザユニツ）ＰＨ
１はＣＰＵ周辺回路、アービタＡ Ｂ ２−１・１Ｂ２
−２・ＡＢ２−３・ＡＢ２−４を備えており他のプロセ
ッサユニットＰＵ３・ＰＨ４・・・・−ＰＨ６もプロセ
ッサユニットＰＵ２と同様の回路を備えている。
１１・□ 各アービタＡＢ１−１ ・ＡＢｌ−２・Ａ Ｂ １−３
・ＡＢ １−４． ＡＢ ２−１ ・Ａ Ｂ ２−
２ ・Ａ Ｂ ２−３ ・ＡＢ２−４．・・・・・
・、ＡＢ’６−１ ・ＡＢ６−２ ・Ａ Ｂ ６−
３ ・ＡＡＮＳの２出力端子を持っておシ両入力端子
にＬ（ロー）信号が加えられるとＢＰＲＯ端子にＨ（ハ
イ）信号を出力するとともに若干の時間をおいてＡＮＳ
端子よりＬ信号を出力するようになっている。
プロセツザユニッ）ＰＵｉにおいて、後述するＣＰＵよ
り共有メモリＣＭアクセスのだめのシステムパス使用要
求信号（以下要求信号という）ＲＱＴｌがアービタＡＢ
１−１のＲＱ端子とゲートＧ１−１の入力の一端に加え
られ、アービタＡＢｊ−１のＢＰＲＯ端子出力もゲート
Ｇ１−１の入力端に加えられるようになっている。ゲー
ト回路Ｇ１−１の出力はアービタＡＢ１−２のＲＱ端子
とゲート回路Ｇ１−２の入力の一端に加えられアービタ
ＡＢ１−２のＢＰＲＯ端子出力もゲー）Ｇｌ−２の他の
入力端に加えられるよう□゛に去っている。さらにゲー
ト回路Ｇ１−２の出力はアービタＡ Ｂ １−３のＲＱ
端に加えられるようにな□っている。なおアービタＡＢ
１−１・ＡＢｌ−２・ＡＢＩ−３の各ＡＮＳ端子のＬ信
号は各バススイッチＢ５１−ｉ・Ｂ Ｓ １−２・Ｂ５
１−６をオンするため出力される。またアービタＡＢ１
−４のＲＱ端子には、後述するＣＰＵより割込要求信号
ＩＲＱ１が加えられる。なおアービタＡＢ１−４のＡＮ
Ｓ端子のＬ信号もバッファアンプＡＭ１を介して出力さ
れ各バススイッチＢ Ｓ １−１・Ｂ Ｓ ２−１・・
・・・Ｂ５６−１をオンするために割込コントロール信
号ＩＡとしてバススイッチＢ５１−１・Ｂ５２−１・・
・・・Ｂ５６−１に加えられる。以上のアービタ、ゲー
ト回路、バッファアンプの接続構成については、プロセ
ッサユニットＰＵ２・ＰＨ３・・・・・ＰＨ６において
もプロセッサユニットＰＵ１とまったく同様の接続構成
を有している。
り共有メモリＣＭアクセスのだめのシステムパス使用要
求信号（以下要求信号という）ＲＱＴｌがアービタＡＢ
１−１のＲＱ端子とゲートＧ１−１の入力の一端に加え
られ、アービタＡＢｊ−１のＢＰＲＯ端子出力もゲート
Ｇ１−１の入力端に加えられるようになっている。ゲー
ト回路Ｇ１−１の出力はアービタＡＢ１−２のＲＱ端子
とゲート回路Ｇ１−２の入力の一端に加えられアービタ
ＡＢ１−２のＢＰＲＯ端子出力もゲー）Ｇｌ−２の他の
入力端に加えられるよう□゛に去っている。さらにゲー
ト回路Ｇ１−２の出力はアービタＡ Ｂ １−３のＲＱ
端に加えられるようにな□っている。なおアービタＡＢ
１−１・ＡＢｌ−２・ＡＢＩ−３の各ＡＮＳ端子のＬ信
号は各バススイッチＢ５１−ｉ・Ｂ Ｓ １−２・Ｂ５
１−６をオンするため出力される。またアービタＡＢ１
−４のＲＱ端子には、後述するＣＰＵより割込要求信号
ＩＲＱ１が加えられる。なおアービタＡＢ１−４のＡＮ
Ｓ端子のＬ信号もバッファアンプＡＭ１を介して出力さ
れ各バススイッチＢ Ｓ １−１・Ｂ Ｓ ２−１・・
・・・Ｂ５６−１をオンするために割込コントロール信
号ＩＡとしてバススイッチＢ５１−１・Ｂ５２−１・・
・・・Ｂ５６−１に加えられる。以上のアービタ、ゲー
ト回路、バッファアンプの接続構成については、プロセ
ッサユニットＰＵ２・ＰＨ３・・・・・ＰＨ６において
もプロセッサユニットＰＵ１とまったく同様の接続構成
を有している。
アービタＡＢ１−１のＢＰＲＯ端子は信号線Ａ１−１を
介してアービタＡＢ２−１のＢＰＲＮ端子に接続され、
アービタＡＢ２−１のＢＰＲＯ端子は信号線Ａ２−１を
介してアービタＡＢ３−１のＢＰＲＮ端子に接続され、
以下同様にしてアービタのＢＰＲＯ端子は次段のプロセ
ッサユニットのアービタのＢＰＲＮ端子に順次接続され
、アービタＡＢｊ−１・Ａ Ｂ ２−１・・・・・Ａ
Ｂ ６−１が直列接続されている。このアービタＡ Ｂ
ｉ−ｉ・Ａ Ｂ ２−１・・・・・ＡＢ６−１の直列
液゛続でシステムバスＢ１の使用優先順位を定めるアー
ビタ優先権チェーンを形成してあシ、より左方ニ位置ス
るプロセッサユニットにシステムバスＢ１の使用につい
て高位の優先権が与えられる。
介してアービタＡＢ２−１のＢＰＲＮ端子に接続され、
アービタＡＢ２−１のＢＰＲＯ端子は信号線Ａ２−１を
介してアービタＡＢ３−１のＢＰＲＮ端子に接続され、
以下同様にしてアービタのＢＰＲＯ端子は次段のプロセ
ッサユニットのアービタのＢＰＲＮ端子に順次接続され
、アービタＡＢｊ−１・Ａ Ｂ ２−１・・・・・Ａ
Ｂ ６−１が直列接続されている。このアービタＡ Ｂ
ｉ−ｉ・Ａ Ｂ ２−１・・・・・ＡＢ６−１の直列
液゛続でシステムバスＢ１の使用優先順位を定めるアー
ビタ優先権チェーンを形成してあシ、より左方ニ位置ス
るプロセッサユニットにシステムバスＢ１の使用につい
て高位の優先権が与えられる。
同様にアービタＡＢ１−２・Ａ Ｂ ２−２・・・・・
ＡＢ６−２モ直列接続され、システムバスＢ２のアービ
タ優先権チェーンを形成しており、さらにアービタＡＢ
１−３・Ａ Ｂ ２−３・・・・・Ａ Ｂ ６−３も直
列接続すしてシステムバスＢ３のアービタ優先権チェー
ンを形成している。
ＡＢ６−２モ直列接続され、システムバスＢ２のアービ
タ優先権チェーンを形成しており、さらにアービタＡＢ
１−３・Ａ Ｂ ２−３・・・・・Ａ Ｂ ６−３も直
列接続すしてシステムバスＢ３のアービタ優先権チェー
ンを形成している。
またアービタＡＢ１−４・Ａ Ｂ ２−４ ”−・・・
・ＡＢ６−４ も信号線Ａ１−４・Ａ２−４・・・・・
Ａ６−４で直列接続され３割込アービタ優先権チェーン
を形成している。この割込アービタ優先権チェーンは各
プロセッサユニットのＣＰＵより割込要求があった場合
の割込許可優先順位を定めるもので、よシ左方に位置す
るプロセッサユニットに高位の割込優充積が与えられる
。
・ＡＢ６−４ も信号線Ａ１−４・Ａ２−４・・・・・
Ａ６−４で直列接続され３割込アービタ優先権チェーン
を形成している。この割込アービタ優先権チェーンは各
プロセッサユニットのＣＰＵより割込要求があった場合
の割込許可優先順位を定めるもので、よシ左方に位置す
るプロセッサユニットに高位の割込優充積が与えられる
。
割込アービタ優先権チェーンの各バッファアンプＡＭＩ
・ＡＭ２・・・・・ＡＭ６の出力は共通接続されさらに
インバータＮ１・Ｎ２・Ｎ３を介してアービタＡＢ１−
１ ・ＡＢｌ−２・ＡＢｌ−３のＢＰＲＮ端子に接続さ
れている。このように接続することによ妬 システムバ
スＢ１・Ｂ２・Ｂ３のアービタ優先権チェーンによるシ
ステムバスの使用よりも９割込優先権チェーンによるシ
ステムバス使用の確保の方が優先されるようになってい
る。
・ＡＭ２・・・・・ＡＭ６の出力は共通接続されさらに
インバータＮ１・Ｎ２・Ｎ３を介してアービタＡＢ１−
１ ・ＡＢｌ−２・ＡＢｌ−３のＢＰＲＮ端子に接続さ
れている。このように接続することによ妬 システムバ
スＢ１・Ｂ２・Ｂ３のアービタ優先権チェーンによるシ
ステムバスの使用よりも９割込優先権チェーンによるシ
ステムバス使用の確保の方が優先されるようになってい
る。
次に第６図に示すＣＰＵ周辺回路について説明する。同
図において１０はＣＰＵである。ＣＰＵ１０、ｌｄ’／
Ｑ装置１１．ローカルメモリ１２．共有メモリＣＭ指定
用デコーダ１６９割込起動用デコーダ１４９割込情報入
力用デコーダ１５．及び入力情報記憶用のレジスタ１６
にそれぞれ内部バス１７を経て接続されている。、）ま
たゲート回路１９の入力には他のプロセッサユ１１□ニ
ットよシの割込コントロール信号ＩＡと、インバータ１
８を介してれぞれ加えられるように接続されている。さ
らにゲート回路１９の出力はレジスタ１６とフリップフ
ロップ回路２０に加えられるようになっている。
図において１０はＣＰＵである。ＣＰＵ１０、ｌｄ’／
Ｑ装置１１．ローカルメモリ１２．共有メモリＣＭ指定
用デコーダ１６９割込起動用デコーダ１４９割込情報入
力用デコーダ１５．及び入力情報記憶用のレジスタ１６
にそれぞれ内部バス１７を経て接続されている。、）ま
たゲート回路１９の入力には他のプロセッサユ１１□ニ
ットよシの割込コントロール信号ＩＡと、インバータ１
８を介してれぞれ加えられるように接続されている。さ
らにゲート回路１９の出力はレジスタ１６とフリップフ
ロップ回路２０に加えられるようになっている。
フリップフロップ回路２０は、他のプロセッサユニット
よシの割込コントロール ＰＵ１０に割込をかけるために設けられている。
よシの割込コントロール ＰＵ１０に割込をかけるために設けられている。
以上のように構成される並列処理システムにおいて，い
ずれのプロセッサユニットからも，他のプロセッサユニ
ットに対して割込要求がかからない場合には，いずれの
プロセッサユニットの割込要求信号ＩＲＱもＨ信号なの
で，割込アービタ優先権チェーンを形成するいずれのア
ービタＡＢ１−４、 Ａ Ｂ ２−４ − −−＝ 、
Ａ Ｂ．６−４のＡＮＳ端子の出力ＩＡＮ信号もＨ信
号となっておシ，シだがって割込コントロール信号ＩＡ
もＨ信号であり，とのＨ信号がインバータＮ１・Ｎ２・
Ｎ３で反転され，Ｌ信号がアービタＡ Ｂ １−１・Ａ
Ｂｌ−２・ＡＢｌ−３０ＢＰＲＯ端子に加え・られる。
ずれのプロセッサユニットからも，他のプロセッサユニ
ットに対して割込要求がかからない場合には，いずれの
プロセッサユニットの割込要求信号ＩＲＱもＨ信号なの
で，割込アービタ優先権チェーンを形成するいずれのア
ービタＡＢ１−４、 Ａ Ｂ ２−４ − −−＝ 、
Ａ Ｂ．６−４のＡＮＳ端子の出力ＩＡＮ信号もＨ信
号となっておシ，シだがって割込コントロール信号ＩＡ
もＨ信号であり，とのＨ信号がインバータＮ１・Ｎ２・
Ｎ３で反転され，Ｌ信号がアービタＡ Ｂ １−１・Ａ
Ｂｌ−２・ＡＢｌ−３０ＢＰＲＯ端子に加え・られる。
したがって各アービタ優先権チェーンは能動状態にアシ
、各プロセッサユニットＰＵ１・ＰＵ２・・・・・ＰＵ
６は与えられた優先権にしたがい共有メモリＣＭをアク
セスするためにシステムバスを使用することができる。
、各プロセッサユニットＰＵ１・ＰＵ２・・・・・ＰＵ
６は与えられた優先権にしたがい共有メモリＣＭをアク
セスするためにシステムバスを使用することができる。
今，この状態で，プロセッサユニットＰＵ１のＣＰＵ１
０より共有メモリＣＭにデータを書込む。
０より共有メモリＣＭにデータを書込む。
とすると・ＣＰＵｊＯより内部バス１７にライト命令が
出され，そのアドレス情報によシ第４図に示す共有メモ
リエリアＭ２を指定する。このアドレス指定によシ共有
メモリ指定用のデコーダ１３が出力信号すなわち要求信
号ＲＱＴｉ （ Ｌ信号）を導出しりこの要求信号ＲＱ
Ｔ１がアービタＡ Ｂ １−１のＲＱ端子に加えられる
。一方上記したようにアービタＡＢ１−ｉのＢＰＲＮ端
子にはＬ信号が加えられているので，アービタＡＢ１−
１はＢＰＲＯ端子にＨ信号を導出する。そして後続する
アービタＡＢ２−１・ＡＢ５−１・・・・・ＡＢ６−、
１の各ＢＰＲＮ端子な順次Ｈ信号とし，後続するプロセ
ッサユニットによるシステムバスＢ１の使用を禁止し，
所定時間後アービタＢ１−１のＡＮＳ端子よシＬ信号ａ
１−１を出力する。
出され，そのアドレス情報によシ第４図に示す共有メモ
リエリアＭ２を指定する。このアドレス指定によシ共有
メモリ指定用のデコーダ１３が出力信号すなわち要求信
号ＲＱＴｉ （ Ｌ信号）を導出しりこの要求信号ＲＱ
Ｔ１がアービタＡ Ｂ １−１のＲＱ端子に加えられる
。一方上記したようにアービタＡＢ１−ｉのＢＰＲＮ端
子にはＬ信号が加えられているので，アービタＡＢ１−
１はＢＰＲＯ端子にＨ信号を導出する。そして後続する
アービタＡＢ２−１・ＡＢ５−１・・・・・ＡＢ６−、
１の各ＢＰＲＮ端子な順次Ｈ信号とし，後続するプロセ
ッサユニットによるシステムバスＢ１の使用を禁止し，
所定時間後アービタＢ１−１のＡＮＳ端子よシＬ信号ａ
１−１を出力する。
アービタＡＢ１１のＡＮＳ端子がＬ信号となシこのＬ信
号が信号ａ１−１として出力され，バススイッチＢＳ１
−１がオンされる。バススイッチＢＳ１−１がオンする
とプロセッサユニットＰＵ１よシステムバスＢ１を経て
共有メモリＣＭにデータ情報・アドレス情ｉ９ｄｌが送
出される。このように、プロセッサユニットＰＵ１にお
いてシステムバス使用要求が出されると割込要求がない
限シその使用が可能であシ，プロセッサユニットＰＵ１
にシステムバスＢ 、１使用の最優充積が与えられる。
号が信号ａ１−１として出力され，バススイッチＢＳ１
−１がオンされる。バススイッチＢＳ１−１がオンする
とプロセッサユニットＰＵ１よシステムバスＢ１を経て
共有メモリＣＭにデータ情報・アドレス情ｉ９ｄｌが送
出される。このように、プロセッサユニットＰＵ１にお
いてシステムバス使用要求が出されると割込要求がない
限シその使用が可能であシ，プロセッサユニットＰＵ１
にシステムバスＢ 、１使用の最優充積が与えられる。
またたとえばプロセッサユニットＰＵ４のＣＰＵ１０よ
り共有メモリＣＭアクセスのため，上記プロセッサユニ
ットＰＵ１の場合と同様にしてシステムバス使用要求が
出されたとすると信号線Ａ３−１がＬ信号の場合すなわ
ちプロセッサユニットＰＵ１，ＰＵ２，ＰＵ３がシステ
ムバスＢ１を使用していない場合に，アービタＡＢ４−
４のＢＰＲＯＰＲＯ端子にＨ信号が導出されその信号に
よって以後のプロセッサユニットのシステムバスＢ１の
使用を禁止するとともに，若干の時間の後ＡＮＳ端子よ
りＬ信号を出力してバススイッチＢ Ｓ ４−ｉをオン
しプロセッサユニットＰＵ４をシステムバスＢ１を介し
て共有メモリＣＭに結合する。しかしプロセッサユニッ
トＰＵ１・ＰＵ２・ＰＵ３のいずれかがシステムバスＢ
１を使用中であり、信号線Ａ３−１がＨ信号となってい
る場合には、アービタＡＢ４−ｉのＢＰＲＮ端子がＨ，
ＲＱ端子がＬであｆｉＢＰＲＯ端子には後段のプロセッ
サによるシステムバスＢ１使用を禁止するＨ信号を導出
するが。
り共有メモリＣＭアクセスのため，上記プロセッサユニ
ットＰＵ１の場合と同様にしてシステムバス使用要求が
出されたとすると信号線Ａ３−１がＬ信号の場合すなわ
ちプロセッサユニットＰＵ１，ＰＵ２，ＰＵ３がシステ
ムバスＢ１を使用していない場合に，アービタＡＢ４−
４のＢＰＲＯＰＲＯ端子にＨ信号が導出されその信号に
よって以後のプロセッサユニットのシステムバスＢ１の
使用を禁止するとともに，若干の時間の後ＡＮＳ端子よ
りＬ信号を出力してバススイッチＢ Ｓ ４−ｉをオン
しプロセッサユニットＰＵ４をシステムバスＢ１を介し
て共有メモリＣＭに結合する。しかしプロセッサユニッ
トＰＵ１・ＰＵ２・ＰＵ３のいずれかがシステムバスＢ
１を使用中であり、信号線Ａ３−１がＨ信号となってい
る場合には、アービタＡＢ４−ｉのＢＰＲＮ端子がＨ，
ＲＱ端子がＬであｆｉＢＰＲＯ端子には後段のプロセッ
サによるシステムバスＢ１使用を禁止するＨ信号を導出
するが。
ＡＮＳ端子にＬ信号が出力されないのでバススイッチＢ
Ｓ ４−１がオンされず、したがってシステムバスＢ
１を使用することができない。
Ｓ ４−１がオンされず、したがってシステムバスＢ
１を使用することができない。
次に、たとえばプロセッサユニットＰＵ３より他のプロ
セッサユニットに割込起動をかける場合には、プロセッ
サユニットＰＵ３のＣＰＵ１０が割込起動命令（第４図
のローカルメモリエリアＭ１のｍ１参照）を実行する。
セッサユニットに割込起動をかける場合には、プロセッ
サユニットＰＵ３のＣＰＵ１０が割込起動命令（第４図
のローカルメモリエリアＭ１のｍ１参照）を実行する。
この割込起動命令のアー、ｉ。
ドレス情報が割込起動用アコーダ１４によってデコード
出力される。この出力信号が割込要求信号ＩＲＱ３ （
Ｌ信号）としてアービタＡＢ３−４のＲＱ端子に加えら
れ、システムバスＢ１の使用要求がなされる。自身よシ
も割込要求につき高位の優先権を有するプロセッサユニ
ットＰＵ１・ＰＵ２から割込要求が出ていると、信号線
Ａ２−４がＨ信号となっておりアービタＡｌｌ、−４の
ＡＮＳ端子にはＬ信号すなわちＩＡＮ信号を導出するこ
とができず、他のプロセッサユニットに割込起動をかけ
ることができない。そのため高位プロセッサユニットの
割込処理が終了するまで待機しなければならない。しか
し高位プロセッサユニットＰＵ１ ・ＰＵ２より割込起
動がかけられていないときは、アービタＡ Ｂ ３−４
のＢＰＲＮ端子にＬ信号が加えられており、アービタＡ
Ｂ３−４は割込要求によりＢＰＲＯ端子にＨ信号を出力
し自身よシ低位のプロセッサユニットＰＵ４・ＰＵ５・
ＰＵ６による割込要求を禁止し、若干の時間の後ＡＮＳ
端子にＬ信号すなわちＩ ＡＮ３信号を出力し、バッフ
ァアンプＡＭ、を経て割込コントロール信号ＩＡを出力
する。
出力される。この出力信号が割込要求信号ＩＲＱ３ （
Ｌ信号）としてアービタＡＢ３−４のＲＱ端子に加えら
れ、システムバスＢ１の使用要求がなされる。自身よシ
も割込要求につき高位の優先権を有するプロセッサユニ
ットＰＵ１・ＰＵ２から割込要求が出ていると、信号線
Ａ２−４がＨ信号となっておりアービタＡｌｌ、−４の
ＡＮＳ端子にはＬ信号すなわちＩＡＮ信号を導出するこ
とができず、他のプロセッサユニットに割込起動をかけ
ることができない。そのため高位プロセッサユニットの
割込処理が終了するまで待機しなければならない。しか
し高位プロセッサユニットＰＵ１ ・ＰＵ２より割込起
動がかけられていないときは、アービタＡ Ｂ ３−４
のＢＰＲＮ端子にＬ信号が加えられており、アービタＡ
Ｂ３−４は割込要求によりＢＰＲＯ端子にＨ信号を出力
し自身よシ低位のプロセッサユニットＰＵ４・ＰＵ５・
ＰＵ６による割込要求を禁止し、若干の時間の後ＡＮＳ
端子にＬ信号すなわちＩ ＡＮ３信号を出力し、バッフ
ァアンプＡＭ、を経て割込コントロール信号ＩＡを出力
する。
この割込コントロール信号ＩＡは信号線ＩＣ８よシステ
ムバスＢ１のパススイッチＢ５１−ｉ・Ｂ５２−１・・
・・・Ｂ Ｓ ６−１に加えられこれらバススイッチを
オンし各プロセッサユニットＰＵ１・ＰＵ２・・・・・
・・ＰＵ６をシステムバスＢ１に接続する。一方割込コ
ントロール信号ＩＡはインバー４Ｎ１・Ｎ２・Ｎ６で反
転されてアービタＡ Ｂ １−１・八Ｂ１−２・ＡＢｌ
−３のＢＰＲＮ端子にも加えられるので、アービタＡＢ
Ｉ−１・ＡＢｌ−２・Ａ Ｂ ｉ−３のＢＰＲＮ端子に
はＨ信号が加えられることになり、とのＨ信号によりシ
ステムバスＢ１・Ｂ２・Ｂ３のアービタ優先権チェーン
が閉栓、すなわち不能化され。
ムバスＢ１のパススイッチＢ５１−ｉ・Ｂ５２−１・・
・・・Ｂ Ｓ ６−１に加えられこれらバススイッチを
オンし各プロセッサユニットＰＵ１・ＰＵ２・・・・・
・・ＰＵ６をシステムバスＢ１に接続する。一方割込コ
ントロール信号ＩＡはインバー４Ｎ１・Ｎ２・Ｎ６で反
転されてアービタＡ Ｂ １−１・八Ｂ１−２・ＡＢｌ
−３のＢＰＲＮ端子にも加えられるので、アービタＡＢ
Ｉ−１・ＡＢｌ−２・Ａ Ｂ ｉ−３のＢＰＲＮ端子に
はＨ信号が加えられることになり、とのＨ信号によりシ
ステムバスＢ１・Ｂ２・Ｂ３のアービタ優先権チェーン
が閉栓、すなわち不能化され。
すべてのプロセッサユニットよりのシステムバス使用要
求は禁止される。
求は禁止される。
一方、他のプロセッサユニットＰＵＩ、ＰＵ２゜ＰＵ４
．ＰＵ５．ＰＵ６では９割込コントロール信号線ＩＣ８
よりプロセッサユニットＰＵ５よりの割込コントロール
信号ＩＡをゲート回路１９の入力の一端に受ける。ゲー
ト回路１９は自身のアービタのＡＮＳ端子のＩＡＮ信号
（Ｈ信号）がインバータ１８で反転されて入力の一端に
加えられているので割込コントロール信号線ＩＣ８より
の（１７） へ−への割込コ
ントロール信号ＩＡを受けると、これを出力しその出力
信号をレジスタ１６に加えるとともにフリップフロップ
回路２０をセットする。レジスタ１６はゲート回路１９
よシの信号でシステムバスＢ１よシのデータ情報を爬憶
する。またセットされたフリップフロップ回路２０は、
そのセット出力によりＣＰＵ１０に割込をかける。ＣＰ
Ｕ１０は割込がかかるとローカルメモリ１２に記臆され
る割込情報入力命令（第４図のローカルメモリエリアＭ
１のｍ２参照）を出力する。この割込情報入力命令のア
ドレス情報が割込情報入力用デコーダ１５によってデコ
ード出力され、このデコーダ出力信号によってレジスタ
１６が開かれ。
．ＰＵ５．ＰＵ６では９割込コントロール信号線ＩＣ８
よりプロセッサユニットＰＵ５よりの割込コントロール
信号ＩＡをゲート回路１９の入力の一端に受ける。ゲー
ト回路１９は自身のアービタのＡＮＳ端子のＩＡＮ信号
（Ｈ信号）がインバータ１８で反転されて入力の一端に
加えられているので割込コントロール信号線ＩＣ８より
の（１７） へ−への割込コ
ントロール信号ＩＡを受けると、これを出力しその出力
信号をレジスタ１６に加えるとともにフリップフロップ
回路２０をセットする。レジスタ１６はゲート回路１９
よシの信号でシステムバスＢ１よシのデータ情報を爬憶
する。またセットされたフリップフロップ回路２０は、
そのセット出力によりＣＰＵ１０に割込をかける。ＣＰ
Ｕ１０は割込がかかるとローカルメモリ１２に記臆され
る割込情報入力命令（第４図のローカルメモリエリアＭ
１のｍ２参照）を出力する。この割込情報入力命令のア
ドレス情報が割込情報入力用デコーダ１５によってデコ
ード出力され、このデコーダ出力信号によってレジスタ
１６が開かれ。
プロセッサユニツ）ＰＵ３からのデータ情報が内部バス
１７に送出されＣＰＵ１０に取込まれる。
１７に送出されＣＰＵ１０に取込まれる。
ＣＰＵ１０ではこの取込まれたデータ情報によシ種々の
動作が実行される。
動作が実行される。
以上のようにしてプロセッサユニットＰＵ３から他のプ
ロセッサユニットに対して割込・通信が行なわれる。
ロセッサユニットに対して割込・通信が行なわれる。
（１８）
複数のプロセッサユニットから割込起動がかけられた場
合には２割込アービタ優先権チェーンによって調停が行
なわれ９割込起動がかけられたプロセッサユニット中の
最も優先順位の高いプロセッサユニットの割込起動が有
効となる。
合には２割込アービタ優先権チェーンによって調停が行
なわれ９割込起動がかけられたプロセッサユニット中の
最も優先順位の高いプロセッサユニットの割込起動が有
効となる。
なお上記実施例において９割込起動によるプロセッサユ
ニット間通信はシステムバスＢ１のみを使用して行なう
ようにしているが５割込コントロール信号をすべてのシ
ステムバスのバススイッチに加えるようにして、任意の
システムバスを使用してプロセッサユニット間通信を行
なうことができる。
ニット間通信はシステムバスＢ１のみを使用して行なう
ようにしているが５割込コントロール信号をすべてのシ
ステムバスのバススイッチに加えるようにして、任意の
システムバスを使用してプロセッサユニット間通信を行
なうことができる。
また上記実施例において割込起動命令（アドレス）９割
込情報入力命令（アドレス）はローカルメモリエリアに
配しているが共有メモリアドレスエリアに配するもので
あってもよい。
込情報入力命令（アドレス）はローカルメモリエリアに
配しているが共有メモリアドレスエリアに配するもので
あってもよい。
さらにまた上記実施例においてレジスタ１６は１語長で
もよいが，Ｎ語長あるいはＦＩＦＯ（ファヌトイン・フ
ァストアウト）タイプのものを使用することが望ましい
。他のプロセッサユニットからの割込情報が１語でなく
数語長のパケットである場合もあシさらにまた。ＣＰＵ
１０が１つの割込処理を完了しない間に他のプロセッサ
ユニットから割込起動がかかる場合があシそれら後続の
割込情報を紛失しないようにするためである。
もよいが，Ｎ語長あるいはＦＩＦＯ（ファヌトイン・フ
ァストアウト）タイプのものを使用することが望ましい
。他のプロセッサユニットからの割込情報が１語でなく
数語長のパケットである場合もあシさらにまた。ＣＰＵ
１０が１つの割込処理を完了しない間に他のプロセッサ
ユニットから割込起動がかかる場合があシそれら後続の
割込情報を紛失しないようにするためである。
以上のようにこの発明の並列処理システムによれば９割
込アービタ優先権チェーンによる割込要求許可出力（割
込コントロール信号）で、各システムハス毎に設けられ
るアービタ優先権チェーンを不能動化し、共有メモリア
クセスのだめのシステムバス使用を禁止するものである
から、システムバスが複数、各プロセッサユニットの情
報入出力部が１個であっても混乱なく各プロセッサ間の
割込・通信が可能でチシ、情報入出力部が１個であるこ
との利点、すなわちコストパーフオマンス小、ビルドア
ップが可能である点を生かして複数のプロセッサユニッ
トより複数のシステムバスを介して共有メモリ：″を□
アクセスするとともにそのシステムを使用して各プロセ
ッサユニット間の割込・通信も行なうことができる。
込アービタ優先権チェーンによる割込要求許可出力（割
込コントロール信号）で、各システムハス毎に設けられ
るアービタ優先権チェーンを不能動化し、共有メモリア
クセスのだめのシステムバス使用を禁止するものである
から、システムバスが複数、各プロセッサユニットの情
報入出力部が１個であっても混乱なく各プロセッサ間の
割込・通信が可能でチシ、情報入出力部が１個であるこ
との利点、すなわちコストパーフオマンス小、ビルドア
ップが可能である点を生かして複数のプロセッサユニッ
トより複数のシステムバスを介して共有メモリ：″を□
アクセスするとともにそのシステムを使用して各プロセ
ッサユニット間の割込・通信も行なうことができる。
爾１図はこの発明の一実施例を示す並列処理システムの
ブロック図、第２図は第１図に示す並列処理システムの
要部であるプロセッサユニットの内部構成の一部を示す
ブロック図、第３図は第１図の並列処理システムの各プ
ロセッサユニット内に含まれるＣＰＵ周辺回路を余すブ
ロック図、第４図は第３図に示すＣＰＵ周辺回路で使用
されるメモリエリア配置を示す図である。 ＰＵｌ・ＰＵ２・・・・・ＰＵ６ ：プロセッサユニッ
ト。 Ｂ１・Ｂ２・Ｂ６：システムバス。 ＣＭ：共有メモリ、 Ｂ５１−１・Ｂ５１−２・ＢＳ
１−３１ Ｂ Ｓ ２−１ ・Ｂ５２−２・Ｂ Ｓ
２−！、 、・・・。 Ｂ Ｓ ６−１ ・Ｂ５６−２・Ｂ５６−５：バススイ
ッチ。 ＡＢｌ−１・Ａ Ｂ １−２・ＡＢｌ−３・ＡＢｌ−４
＋ Ａｓ２−１・Ａｓ２−２・Ａ Ｂ ２−３ 、・
・・＋ Ａ Ｂ ５−１ ・Ａ Ｂ ５−２・Ａ Ｂ
５−３・Ａ Ｂ ５−４・・・弓アービタ。 ＩＣ８：割込コントロール信号線。 Ｇ１−１・Ｇ １−２ ＋ Ｇ ２−１・Ｇ２−２．・
・・Ｇ５−１・Ｇ ５−２ 、・・弓ゲート回路、
Ｎ１・Ｎ２・Ｎ３：インパータ、 １０’：ＣＰＵ
、 １２：ローカルメモリ、 １３：共有メモリ
指定用デコーダ、 １４；割込起動用デコーダ。 １５：割込情報入力用デコーダ、 １６：入力情報記
憶用レジスタ、 １７：内部バス。 １９：ゲート回路、 ２０：フリツプフロツプ曲路。 特許出願人 立石電機株式会社代理人 弁理
士 中 村 茂 信
ブロック図、第２図は第１図に示す並列処理システムの
要部であるプロセッサユニットの内部構成の一部を示す
ブロック図、第３図は第１図の並列処理システムの各プ
ロセッサユニット内に含まれるＣＰＵ周辺回路を余すブ
ロック図、第４図は第３図に示すＣＰＵ周辺回路で使用
されるメモリエリア配置を示す図である。 ＰＵｌ・ＰＵ２・・・・・ＰＵ６ ：プロセッサユニッ
ト。 Ｂ１・Ｂ２・Ｂ６：システムバス。 ＣＭ：共有メモリ、 Ｂ５１−１・Ｂ５１−２・ＢＳ
１−３１ Ｂ Ｓ ２−１ ・Ｂ５２−２・Ｂ Ｓ
２−！、 、・・・。 Ｂ Ｓ ６−１ ・Ｂ５６−２・Ｂ５６−５：バススイ
ッチ。 ＡＢｌ−１・Ａ Ｂ １−２・ＡＢｌ−３・ＡＢｌ−４
＋ Ａｓ２−１・Ａｓ２−２・Ａ Ｂ ２−３ 、・
・・＋ Ａ Ｂ ５−１ ・Ａ Ｂ ５−２・Ａ Ｂ
５−３・Ａ Ｂ ５−４・・・弓アービタ。 ＩＣ８：割込コントロール信号線。 Ｇ１−１・Ｇ １−２ ＋ Ｇ ２−１・Ｇ２−２．・
・・Ｇ５−１・Ｇ ５−２ 、・・弓ゲート回路、
Ｎ１・Ｎ２・Ｎ３：インパータ、 １０’：ＣＰＵ
、 １２：ローカルメモリ、 １３：共有メモリ
指定用デコーダ、 １４；割込起動用デコーダ。 １５：割込情報入力用デコーダ、 １６：入力情報記
憶用レジスタ、 １７：内部バス。 １９：ゲート回路、 ２０：フリツプフロツプ曲路。 特許出願人 立石電機株式会社代理人 弁理
士 中 村 茂 信
Claims (1)
- （１）ｎ個のプロセッサユニットがそれぞれ１個の情報
入出力部を有し、この情報入出力部がそれぞれバススイ
ッチを介して１本のシステムバスに結合きれ、これらの
システムバスに共有メモリが結合される並列処理システ
ムであって。 前記各プロセッサユニットにはＣＰＵと、前記バススイ
ッチをオン／オフ制御するｉ＋１個のアービタを備え、
これらアービタのうちｉ個は前記システムバスに対応し
て直列接続されて。 システムバス毎に使用優先順位を定め、４ｉ列のアービ
タ優先権チェーンを形成し、このアービタ優先権チェー
ンによる優先順位にしたがって前記各プロセッサユニッ
ト□から喰いているシステムバスを使用して前記共有メ
モリをアクセスできるように構成し、かつ前記残りの１
個のアービタは直列接続されて割込優先順位を定める割
込アービタ優先権チェーンを形成し、前記ＣＰＵのいず
れかよシ割込要求があると、前記割込アービタ優先権チ
ェーンは優先順位にしたがって割込を許可し、この割込
許可出力で任意のシステムバスの−ｉ−＜てのバススイ
ッチをオンす蔦ように構成する゛とと丸に、この割込ア
ービタ優先権チェーンの割込許可出力で前記１列めアー
ビタ優先権チェーンを不能動布する手段を備えること番
特徴とする並列処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8367382A JPS58200367A (ja) | 1982-05-17 | 1982-05-17 | 並列処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8367382A JPS58200367A (ja) | 1982-05-17 | 1982-05-17 | 並列処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200367A true JPS58200367A (ja) | 1983-11-21 |
Family
ID=13808994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8367382A Pending JPS58200367A (ja) | 1982-05-17 | 1982-05-17 | 並列処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200367A (ja) |
-
1982
- 1982-05-17 JP JP8367382A patent/JPS58200367A/ja active Pending
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