JPS58199536A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58199536A JPS58199536A JP8158382A JP8158382A JPS58199536A JP S58199536 A JPS58199536 A JP S58199536A JP 8158382 A JP8158382 A JP 8158382A JP 8158382 A JP8158382 A JP 8158382A JP S58199536 A JPS58199536 A JP S58199536A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体基板に設けた溝内に誘電体材料。
を充填して複数の半導体素子間相互の絶縁分離（ア。
インレージョン）を行なった半導体装置に関する。。
ものである。
上記絶縁分離は、従来のＰＮ接合分離に比べて、。
所要面積と寄生容量が非常に小さく、高集積高速。
ＬＳＩに適している。ところが、任意の溝幅の溝 。
に誘電体材料を平坦に埋め込む必要がある（表面５に凹
凸が生じると、その上に形成する配線金属が゛切断され
る可能性が太き（なる等の欠点が生じる。）ため、その
平坦化のためにプロセスが複雑になる・欠点があった。
凸が生じると、その上に形成する配線金属が゛切断され
る可能性が太き（なる等の欠点が生じる。）ため、その
平坦化のためにプロセスが複雑になる・欠点があった。
本発明の目的は、上記従来技術の欠点を除去し、１０簡
単なプロセスで溝内に誘電体材料（本明細書で。
単なプロセスで溝内に誘電体材料（本明細書で。
は、多結晶シリコン、非晶質シリコン、 Ｓｊ ０２．
Ｓｉ３Ｎ、 。
Ｓｉ３Ｎ、 。
など、アイソレーションのために溝内に充填する。
材料を総称して誘電体材料と記す）を平坦に充填。
できる溝構造を備えた半導体装置を提供すること１５に
ある。
ある。
この目的を達成するために、本発明は溝の幅を。
一定寸法以下に制限することによってＣＶＤ （Ｃｈｅ
−’ 。
−’ 。
ｍ１ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法
で形成された埋込用誘電。
で形成された埋込用誘電。
体材料の平坦化エッチを容易にするものである。２゜こ
れは、ＣＶＤ法では溝の側面からも誘電体膜の 。
れは、ＣＶＤ法では溝の側面からも誘電体膜の 。
形成が起こるため狭い溝は充填されやすいからで。
ある。
以下、本発明を図面を用いて説明する。 。
第１図は本発明の原理説明図で、同図（ａ）は半導５体
基板にＵ字形溝を設けた場合の模式的断面、同。
基板にＵ字形溝を設けた場合の模式的断面、同。
図（ｂ）は同じく７字形溝を設けた場合の模式的断面。
を示している。図において、１は半導体基板、２・はア
イソレーション用の溝、３は誘電体材料の膜・である。
イソレーション用の溝、３は誘電体材料の膜・である。
ｌＯアイソレー
ション用の溝２の幅Ｗの上限値は、。
ション用の溝２の幅Ｗの上限値は、。
溝２の深さＤと例えばＣＶＤ法で形成した誘電体 。
材料の膜厚Ｈによって変化する。まず、アイツレ。
−ジョン溝幅の最適値について説明する。
第１図に示すように、アイソレーション用の溝、５２の
幅（溝の開口部の幅）をＷ、深さをり、誘電。
幅（溝の開口部の幅）をＷ、深さをり、誘電。
体材料のＣＶＤ膜厚’ＥＨ，ＣＶＤ後の表面の窪みを。
Ａとすると、種々実験の結果から、
Ａ＝Ｈ−ＪＶ璽ＴＷ／２） ’ （１
） 。
） 。
の関係が成り立つことが分った。
−ここで、（１）式をＤで規格化すると、Ａ／Ｄ ＝
Ｈ／Ｄ −（Ｈ／Ｄ） −（Ｗ／２Ｄ） （２１’と
なる。
Ｈ／Ｄ −（Ｈ／Ｄ） −（Ｗ／２Ｄ） （２１’と
なる。
表面のばみＡが大きくなると配線金属か切れや。
すくなるので、Ａの上限は断線率で制限される。５配線
として使用するＡＩ！膜の膜厚はデバイスの寸 法に依
存し、おおむね溝の深さＤの％である（ス。
として使用するＡＩ！膜の膜厚はデバイスの寸 法に依
存し、おおむね溝の深さＤの％である（ス。
ケーリング則を考慮している）。そこで、ＡＩ！膜の。
膜厚をＤ／３としたときの、Ａ／膜の断線率と窪み・の
大きさの割合Ａ／Ｄとの関係を測定したところ、ｌＯ第
２図に示したグラフのようになり、ＡがＤの２０゜チ以
下であれば断線が起らないことがわかった。。
大きさの割合Ａ／Ｄとの関係を測定したところ、ｌＯ第
２図に示したグラフのようになり、ＡがＤの２０゜チ以
下であれば断線が起らないことがわかった。。
従って、例えば溝の深さ３μｍ、ＡＩ！膜の厚さ１μｍ
。
。
とじたとき、Ａは０．６μｍ以下にする必要がある。。
さて、表面の窪みＡは、溝の深さＤの２０％以下、５と
なることが望ましいので、この条件は、０．２＞Ｈ／Ｄ
−Ｊ（Ｈ／Ｄ）−（Ｗ／２Ｄ）２ （３１。
なることが望ましいので、この条件は、０．２＞Ｈ／Ｄ
−Ｊ（Ｈ／Ｄ）−（Ｗ／２Ｄ）２ （３１。
と表わされる。（３）、式を変形すると、Ｈ／Ｄ＞ ０
．１ ＋０．６２５ （Ｗ／Ｄ）２（４１。
．１ ＋０．６２５ （Ｗ／Ｄ）２（４１。
となる。 、・
・ ３ ・ （４）式で表わされる領域を図示すると第３図の斜。
・ ３ ・ （４）式で表わされる領域を図示すると第３図の斜。
線部■となり、この斜線部■の範囲に入るように。
溝幅Ｗを決める必要がある。さらに、埋込材料 。
（充填する誘電体材料）のＣＶＤ膜厚は厚くなる 。
程、ＣＶＤに時間がかかり膜厚のばらつきも大き ５く
なるので、ＣＶＤ膜厚膜厚溝の深さＤよりも小 。
なるので、ＣＶＤ膜厚膜厚溝の深さＤよりも小 。
さいこと（Ｈン’Ｄ＜１．Ｏ）か望ましい。従って、溝
。
。
幅Ｗは第３図における二重斜線部■の範囲に入る・よう
に決めることがより望ましい。
に決めることがより望ましい。
このように溝の断面形状を決めることによって、ｌＯ容
易に絶縁分離領域の平坦化が達成される。
易に絶縁分離領域の平坦化が達成される。
次に、バイポーラ集積回路の製造に関する実施。
例を用いて、本発明を具体的に説明する。
第４図（ａ）〜（ｆ）は本発明の誘電体分離溝構造を
。
。
有する半導体装置の製造工程説明図で、同図（ｆ）は、
５本発明の一実施例の半導体装置（バイポーラ集積。
５本発明の一実施例の半導体装置（バイポーラ集積。
回路）の断面構造を示している。以下、図面の順。
番（ａｌ〜（ｆ）に対応させて説明する。
（ａ）二 面方位（１００）（７）Ｓｉ基板４の表面
ニコμ、フタ埋込層（厚さ約１．０μｍ）５を設け、そ
の上に、。
ニコμ、フタ埋込層（厚さ約１．０μｍ）５を設け、そ
の上に、。
・ ４ ・
トランジスタの能動部分となるＳｉエピタキシャ 。
ル層（厚さ約１．５μｍ）６を形成した後、その表面
。
。
を熱酸化してＳｉ Ｏ，膜（厚さ約１００ＯＡ ）７を
形 。
形 。
成し、さらにその上に周知のＣＶＤ法によって 。
Ｓｉ３Ｎ４膜゛（厚さ約２０００ Ａ ”） ８を形成
した。 ′（ｂ）二 通常のホトエツチング法を
用いて５１３Ｎ４ 。
した。 ′（ｂ）二 通常のホトエツチング法を
用いて５１３Ｎ４ 。
膜８をパターニングした後、露出された５ｉ０２膜 。
７をオーバエッチしてＳｉ３Ｎ４膜のひさし９を形成゛
した。次に、アルカリ系異方性エツチング液を用。
した。次に、アルカリ系異方性エツチング液を用。
いてＳｉエピタキシャル層６を約１μｍエッチして１０
斜めの（１１１）面（５５度）１０を形成し、さらに
。
斜めの（１１１）面（５５度）１０を形成し、さらに
。
Ｓｉ３Ｎ４膜８をマスクにして反応性スパッタ法でＳｉ
。
。
を約２μｍエッチし、埋込層５を突き抜けるほぼ 。
垂直な溝１１を形成した。ここで、Ｓｉ３Ｎ４膜のパタ
ー。
ー。
ン幅１２は、Ｓｔ Ｏ２膜７のサイドエッチを含めた溝
１５の幅（パターン幅）１３が溝の深さ１４よりも大
きく。
１５の幅（パターン幅）１３が溝の深さ１４よりも大
きく。
ならないようにし、２μｍ以下に限定した。
（Ｃ）： チャネル発生防止の目的で、埋込層５と。
反対の導電性を持つ不純物をイオン打込み法によ。
って溝１１の底面に導入し、チャネルストッパ層１５２
０を形成した。次いで、Ｎ２雰囲気中でアニールし 。
０を形成した。次いで、Ｎ２雰囲気中でアニールし 。
た後、Ｓｉ３Ｎ４膜８をマスクに選択酸化を行ない溝。
内に厚いＳｉＯ２膜（厚さ約４０００ Ａ ） １６を
形成した。。
形成した。。
マスクに用いた上記Ｓｉ３Ｎ４膜８を除去した後、再。
びＳｉ３Ｎ４膜１７を全面に被着し、さらにＣＶＤ法に
よ５って多結晶５ｉ１８を被着した。ここで、多結晶Ｓ
ｉ。
よ５って多結晶５ｉ１８を被着した。ここで、多結晶Ｓ
ｉ。
１８の膜厚は溝の深さ１４と同程度の約３μｍとした。
。
このとき、多結晶Ｓｉ １８の表面に生ずる脹み１９は
非・常に小さく約０．３μｍであった。
非・常に小さく約０．３μｍであった。
（ｄ）二 次に、等方性のエツチング液を用いて多１
０結晶５ｉ１８をＳｉ３Ｎ４膜１７の表面が出るまで行
なった。。
０結晶５ｉ１８をＳｉ３Ｎ４膜１７の表面が出るまで行
なった。。
このときの多結晶Ｓｉの窪み２０も約０．３μｍであり
。
。
た。
（ｅ）二 次に、熱酸化を行なって溝内に充填され。
た多結晶Ｓｉの表面にＳｉＯ２膜（厚さ約４０００Ａ）
＋５２１を形成し、表面のＳｉ３Ｎ４膜１７を除去し、
アイソ。
＋５２１を形成し、表面のＳｉ３Ｎ４膜１７を除去し、
アイソ。
レーション工程が完了した。
（ｆ）：次ニ、Ｓｉエピタキシャル層６にコレツ 。
夕取出し用拡散層２２．ベース領域２３を形成した後、
。
。
表面にパッシベーション膜２４を形成した。次に、２ｒ
エミツタ領域２５を形成し、さらにコレクタ電極２６．
。
エミツタ領域２５を形成し、さらにコレクタ電極２６．
。
エミッタ電極２７．ベース電極２８を設けて、バイポ。
−ラトランジスタが完成した。
以上説明したように、本発明を用いることにょ。
って、容易に分離領域の平坦化が達成され、従来５の複
雑なアイソレーション工程が約％に短縮され。
雑なアイソレーション工程が約％に短縮され。
生産性が著しく向上する。
なお、前記実施例では、溝の形状が７字形の場・合につ
いて述べたが、溝の形状がＵ字形の場合に・も本発明が
同様に適用できる。 １゜また、前記
実施例では、溝へ埋込む誘電体材料。
いて述べたが、溝の形状がＵ字形の場合に・も本発明が
同様に適用できる。 １゜また、前記
実施例では、溝へ埋込む誘電体材料。
とじて多結晶Ｓ１を用いているが、その代りに５ＩＯ２
゜等の他の誘電体材料を用いることも可能である。。
゜等の他の誘電体材料を用いることも可能である。。
第１図は本発明の原理説明図で、同図（ａ）は半導、５
体基板にＵ字形溝を設けた場合の模式的断面、同。 図（ｂｌは同じく７字形溝を設けた場合を示す。第２゜
図はＡＩ！配線の断線率と脹みの大きさの割合との 。 関係を示すグラフ、第３図は本発明による溝形状。 の選定範囲を示すグラフ、第４図（ａ）〜（ｆｌは本発
明、０・ ７ ・ の一実施例の半導体装置の製造工程説明図である。 １・・・半導体基板 ２・・・アイソレーション用の溝 ３・・・誘電体材料の膜 ４・・・シリコン基板
。 ５・・・コレクタ埋込層 ５
６・・・Ｓｉエピタキシャル層 ７・・・Ｓｉ Ｏ，膜 ８・・・５１３Ｎ４膜９
・・・Ｓｉ、Ｎ、膜のひさし１０・・・斜めのエッチ面
。 １１・・・はぼ垂直なエッチ面 １２ ・−・Ｓｉ３Ｎ４膜のパターン幅
＋０１３・・・５ＩＯ２膜のパターン幅 １４・・・溝の深さ １５・・・チャネルストッパ層 １６・・・Ｓｉｏ２膜１７・・・Ｓｉ３Ｎ４膜１８・・
・多結晶Ｓｉ（誘電体材料）１５１９．２０・・・窪み
２１・・・Ｓｉ ０２膜Ｗ・・・溝の開口部
の幅 Ｄ・・・溝の深さＨ・・・誘電体材料の膜厚Ａ・
・・表面の窪み代理人弁理士 中村純忠・助 ・− １７９− ・ ８ ・ 第４図 ２２ ｚｊ １８１−
体基板にＵ字形溝を設けた場合の模式的断面、同。 図（ｂｌは同じく７字形溝を設けた場合を示す。第２゜
図はＡＩ！配線の断線率と脹みの大きさの割合との 。 関係を示すグラフ、第３図は本発明による溝形状。 の選定範囲を示すグラフ、第４図（ａ）〜（ｆｌは本発
明、０・ ７ ・ の一実施例の半導体装置の製造工程説明図である。 １・・・半導体基板 ２・・・アイソレーション用の溝 ３・・・誘電体材料の膜 ４・・・シリコン基板
。 ５・・・コレクタ埋込層 ５
６・・・Ｓｉエピタキシャル層 ７・・・Ｓｉ Ｏ，膜 ８・・・５１３Ｎ４膜９
・・・Ｓｉ、Ｎ、膜のひさし１０・・・斜めのエッチ面
。 １１・・・はぼ垂直なエッチ面 １２ ・−・Ｓｉ３Ｎ４膜のパターン幅
＋０１３・・・５ＩＯ２膜のパターン幅 １４・・・溝の深さ １５・・・チャネルストッパ層 １６・・・Ｓｉｏ２膜１７・・・Ｓｉ３Ｎ４膜１８・・
・多結晶Ｓｉ（誘電体材料）１５１９．２０・・・窪み
２１・・・Ｓｉ ０２膜Ｗ・・・溝の開口部
の幅 Ｄ・・・溝の深さＨ・・・誘電体材料の膜厚Ａ・
・・表面の窪み代理人弁理士 中村純忠・助 ・− １７９− ・ ８ ・ 第４図 ２２ ｚｊ １８１−
Claims (2)
- （１）半導体基板に設けた溝内に誘電体材料を充５填し
て素子間の絶縁分離を行なう半導体装置にお。 いて、上記溝の断面形状を １．０ ＞ Ｈ／Ｄ＞ ０．１ ＋ ０．６２５ （Ｗ
／Ｄ）２但し Ｗ：溝の開口部の幅 Ｄ＝溝の深さ １゜Ｈ：溝
の充填時に半導体基板表面に形成 、される誘電体材料
の膜厚 なる条件を満たす範囲内に選んだことを特徴とす。 る誘電体分離構造を有する半導体装置。 - （２）上記溝の断面形状、が７字形である特許請求１゜
の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158382A JPS58199536A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158382A JPS58199536A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58199536A true JPS58199536A (ja) | 1983-11-19 |
| JPH0516181B2 JPH0516181B2 (ja) | 1993-03-03 |
Family
ID=13750337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8158382A Granted JPS58199536A (ja) | 1982-05-17 | 1982-05-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58199536A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576241A (en) * | 1994-05-31 | 1996-11-19 | Fuji Electric Co., Ltd. | Method of separating semiconductor wafer with dielectrics |
| US5607875A (en) * | 1994-05-31 | 1997-03-04 | Fuji Electric Co., Ltd. | Method of separating a semiconductor wafer with dielectrics |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564245A (en) * | 1979-06-14 | 1981-01-17 | Ibm | Method of forming embedded oxide isolating region |
-
1982
- 1982-05-17 JP JP8158382A patent/JPS58199536A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564245A (en) * | 1979-06-14 | 1981-01-17 | Ibm | Method of forming embedded oxide isolating region |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576241A (en) * | 1994-05-31 | 1996-11-19 | Fuji Electric Co., Ltd. | Method of separating semiconductor wafer with dielectrics |
| US5607875A (en) * | 1994-05-31 | 1997-03-04 | Fuji Electric Co., Ltd. | Method of separating a semiconductor wafer with dielectrics |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516181B2 (ja) | 1993-03-03 |
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