JPS58197874A - Semiconductor device and manufacture thereof - Google Patents
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- JPS58197874A JPS58197874A JP57080943A JP8094382A JPS58197874A JP S58197874 A JPS58197874 A JP S58197874A JP 57080943 A JP57080943 A JP 57080943A JP 8094382 A JP8094382 A JP 8094382A JP S58197874 A JPS58197874 A JP S58197874A
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Abstract
Description
【発明の詳細な説明】
本発明は半導体装置およびその製法にかかり、とくに半
導体装置の配線の構造と形成法に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device and a method for manufacturing the same, and particularly relates to a structure and a method for forming wiring in a semiconductor device.
以下に本発明の二層構造から成る配線の多結晶シリコン
（以降単にＰｏ１ｙ−８ｉと云う）層のみから成る部分
をヒユーズ材料として用いる場合を例に従来のヒユーズ
素子形成法と共に説明する〇従来、半導体基板上にトラ
ンジスタ素子による（口）路機能と共にヒユーズ素子を
形成するＩＣメモリに代表される半導体装置において、
前記ヒユーズ素子の形成方式として、ヒユーズ素子以外
の部分たとえはトランジスタ回路の配線材料などに使わ
れるＰｏ１ｙ−８ｉ ｋヒユーズ材料とする場合にヒユ
ーズ素子と他のＰｏ１ｙ−８ｉ層を同一工程で形成し、
その後ヒユーズ素子と該ヒユーズ素子周辺回路との回路
結合を行う方式と、ヒユーズ材料がヒユーズ素子以外で
使用されている材料または使用されていない材料に拘ら
ずヒユーズ素子部分を独立した工程で形成した彼、ヒユ
ーズ素子と該ヒー−ズ素子周辺回路との回路結合を行う
方式などが行われていた。Hereinafter, the case where a portion of the wiring having a two-layer structure of the present invention consisting only of a polycrystalline silicon (hereinafter simply referred to as Po1y-8i) layer is used as a fuse material will be explained along with a conventional method for forming a fuse element. In a semiconductor device represented by an IC memory, in which a fuse element is formed along with a path function by a transistor element on a semiconductor substrate,
The method for forming the fuse element is to form the fuse element and other Poly-8i layers in the same process when parts other than the fuse element are made of Poly-8i k fuse material, for example, which is used as a wiring material for transistor circuits.
After that, the method of circuit coupling between the fuse element and the circuit surrounding the fuse element, and the method of forming the fuse element part in an independent process regardless of whether the fuse material is used or not used in a material other than the fuse element. , a method of circuit coupling between a fuse element and a circuit surrounding the fuse element has been used.
ＮチャネルＭＯ８ａｔＦＥＴのゲート電極材料にＰｏ１
ｙ−８４を用い、さらにヒエーメ材料にＰｏ１ｙ−８ｉ
を用いたトランジスタ素子とヒユーズ素子を例に従来方
式の（ロ）路動作と構造と工程について図により説明す
る。Po1 is used as the gate electrode material of N-channel MO8atFET.
Using Poly-84, Poly-8i was added to the Hiehme material.
The operation, structure, and process of the conventional method will be explained using diagrams, taking as an example a transistor element and a fuse element using the conventional method.
ｔＡｘ図にＮチャネルＭＯ８ｍＦＥＴとヒーーズ素子の
平面パターン図を示す。第２図は第１図中のｘ−ｘ’に
おける断面図を示し、第３図は第１図を回路図として表
わしたものである。The tAx diagram shows a plan pattern diagram of an N-channel MO8mFET and a heating element. FIG. 2 shows a sectional view taken along line xx' in FIG. 1, and FIG. 3 shows FIG. 1 as a circuit diagram.
第１図において、ソース拡散層１０１はコンタクト・ホ
ール１０５ｔ−通してアルミ配線１０９によ、９ ＧＮ
Ｄ （接地）に結合されている・ヒーーズ素子１０４の
一端はコンタクト・ホール１０８を通してアルミ配＠１
１１によ、９Ｖｐｏ亀源に結合されている。前記ヒ工−
ズ素子１０４の他の一端はコンタクト・ホール１０７を
通してアルミ配−１１０に結合され咳アルミ配線１１０
Ｕコンタクト・ホール１０６によりドレイン拡散層１０
２に結合されている。今ヒユーズ素子１０４の状態を結
合状態からｌｌ’ｒ線状態にするには、Ｐｏ１ｙ−８ｉ
ゲート電極１０３に正の高電圧合印加することによシト
レイン・ソース関を電気的に非常な低抵抗の４通状態に
し ＶＤＤｔ源よりヒユーズ素子１０４に大電流が流れ
込み溶断させる。またレーサーを直接ヒユーズ素子１０
４に加え、溶断させる。そしてそのヒユーズ素子１０４
の状態を検出するには、Ｐｏ１ｙ−８ｉ ケート電極１
０３ Ｖｃ通常動作電圧（たとえは＋５Ｖ）を印加する
ことで結合状態であれはドレイ／仰ｊアルミ配−１１０
にはｚＶＤｏ電圧が表われ、１１ｒＩｉ１８Ｉ状態でめ
れはドレイン側アルミ配ｋｌｌＯのレベルはＧＮＤへ引
き込まれる。以上回路動作についての説明を第１図によ
シ行った。In FIG. 1, the source diffusion layer 101 is connected to the aluminum wiring 109 through the contact hole 105t.
D (ground) - One end of the heating element 104 is connected to the aluminum wiring @1 through the contact hole 108.
11, it is coupled to the 9Vpo source. The above-mentioned
The other end of the element 104 is coupled to an aluminum wiring 110 through a contact hole 107.
Drain diffusion layer 10 through U contact hole 106
It is connected to 2. To change the state of the fuse element 104 from the coupled state to the ll'r line state, Po1y-8i
By applying a high positive voltage to the gate electrode 103, the cell train-source connection is electrically brought into a four-way state with very low resistance, and a large current flows from the VDDt source into the fuse element 104, causing it to melt. In addition, the fuse element 10 can be connected directly to the racer.
In addition to step 4, melt. And the fuse element 104
To detect the state of the Po1y-8i gate electrode 1
03 Vc By applying the normal operating voltage (for example +5V), if it is in a coupled state, the drain/suction j aluminum wiring -110
zVDo voltage appears, and in the 11rIi18I state, the level of the drain-side aluminum wiring kllO is pulled to GND. The circuit operation has been explained above with reference to FIG.
次に第２図により構造と工程についての説明を打う。Ｐ
ｔｉシリコン基板２００に公知の方法により厚いフィー
ルド酸化シリコン換２１６を形成しエツチングによシト
ランジヌタ活性領域を選択的に除去する。さらにゲート
酸化膜２０３となる酸化シリコン展を熱酸化に１９形成
し、さらにゲート電極２０４およびヒユーズ素子２０５
となるＰｏ１ｙ−８ｉをｓ ｏ ｏ ｏＸ程度気相成長
させる。そしてゲート電極２０４およびヒユーズ素子２
０５となる部分以外のＰｏ１ｙ−８ｉをエツチングによ
り選択的に除去し、さらにソース・ドレイン領域の酸化
シリコン膜を除去し、その後Ｎ＋拡散を行いソース拡散
層２０１、ドレイン拡散層２０２を形成する。Next, the structure and process will be explained using Fig. 2. P
A thick field silicon oxide layer 216 is formed on the Ti silicon substrate 200 by a known method, and the active region of the transistor is selectively removed by etching. Furthermore, a silicon oxide layer 19 that will become the gate oxide film 203 is formed by thermal oxidation, and then a gate electrode 204 and a fuse element 205 are formed.
Po1y-8i is grown in a vapor phase to an extent of so o o x. and gate electrode 204 and fuse element 2
Po1y-8i other than the portion where 05 is to be etched is selectively removed by etching, and the silicon oxide film in the source/drain region is also removed, and then N+ diffusion is performed to form a source diffusion layer 201 and a drain diffusion layer 202.
次に気相成長法によｆｉ ＰＥＧの絶縁膜２０６゜２０
７を形成し、エツチングによりヒユーズ素子２０５のコ
ンタクト・ホール２１０．２１１ドレインｉｉ城コンタ
クトｅホール２０９お、よびソース領域コンタクト・ホ
ール２０８ｔ−選択的に除去しで形成する。さらに２０
００Ｘｉ！ｉｉ：の薄いＰｏ１ｙ−８ｉを気相成長させ
、その恢アルミを蒸盾した依アルミをエツチングによシ
選択的に除去し、さらに前記ＺＯＯｏＸ Ｐｏ １ｙ−
８ｉ のアルミ部分以外を選択的にエツチングしてア
ルミ配！！１１２１２，２１３，２１４を形成する。Next, a fi PEG insulating film 206°20
The contact hole 210, 211, drain ii, contact hole 209, and source region contact hole 208t of the fuse element 205 are selectively removed by etching. 20 more
00Xi! ii: A thin Po1y-8i of ZOOoX was grown in a vapor phase, and the aluminum that was vaporized was selectively removed by etching, and the ZOOoX Po1y-
Selectively etched the parts other than the aluminum part of 8i and made it aluminum! ! 11212, 213, 214 are formed.
次に気相成長法によ＃Ｐ８Ｇ農２１５を形成し九後、ヒ
ューズ素子２０５上部にヒエーズ窓２１７を選択的にエ
ツチングして完了する。Next, a #P8G layer 215 is formed by vapor phase growth, and after that, a fuse window 217 is selectively etched above the fuse element 205 to complete the process.
以上、従来方式によるヒユーズ素子の構造と形成工程で
あるが、この方式で形成されるヒユーズ素子は他の回路
（図においてはゲート電極）に用いられているＰｏ１ｙ
−８ｉと同一工程で形成されることから、通常４０００
Ｘ以上の厚いものとなる。The above is the structure and formation process of the fuse element according to the conventional method.
- Since it is formed in the same process as 8i, it is usually 4000
It will be thicker than X.
しかしＬＳＩ化が進み回路素子密度が増すに伴ない、素
子あたシの単位ＩｊｉＩ積および消費電力が小さくなり
、ヒユーズ素子の溶断に要する電力も小さなものが会費
になる。そこでヒユーズ素子のＰｏ１ｙ−８ｉ膜厚を下
げることで、溶断電力を小さくすることが可能になるが
、前記説廚の従来方式においてＰｏ１ｙ−８ｉをさらに
薄くしようとするとたとえはゲート電極に用いられるＰ
ｏ１ｙ−８ｉの配縁抵抗が＾〈なり、ゲート電極を駆動
する回路の負荷が増しスイッチングスピードが遅くなる
などの障害か発生する。However, as LSI technology progresses and the density of circuit elements increases, the unit IjiI product of element heating and power consumption become smaller, and the smaller the power required to blow out the fuse element becomes the cost. Therefore, by reducing the Po1y-8i film thickness of the fuse element, it is possible to reduce the fusing power. However, in the conventional method described above, if you try to make the Po1y-8i even thinner, the
The wiring resistance of o1y-8i becomes ^<, which causes problems such as an increase in the load on the circuit that drives the gate electrode and a slowdown in switching speed.
またヒユーズ素子以外への影４１１になくすためにヒユ
ーズ素子を独立した形成工程により薄いヒエ−ズ素子を
形成することが可能になるが、工程数が増す丸めコスト
が高くなシさらに欠陥発生原因の増加を招くことになる
。ヒユーズ素子１に薄く形成することにより、さらにレ
ーザーによる溶断時においてもよシ小さなレーザーエネ
ルギーで溶断可能となるため、レーザーによる周辺に対
するダメージが抑えられる。In addition, in order to eliminate the shadow 411 on areas other than the fuse element, it is possible to form a thin fuse element by an independent forming process, but this increases the number of processes, increases the rounding cost, and also reduces the number of defects. This will lead to an increase. By forming the fuse element 1 thinly, even when the fuse element 1 is blown by a laser, it can be blown with a much lower laser energy, so that damage to the surrounding area caused by the laser can be suppressed.
さらにヒユーズ素子の溶断特性を向上させるため、ヒユ
ーズ素子上部の保護膜に開口部を作りヒエーズ窓とする
（第２図におけるヒユーズ窓２１７）ことは公知の方法
であるが、従来方式によるヒユーズ素子の形成ではヒエ
ーズ窓下部にＰＳＧなどの保１ｉ膜が形成されていない
ため、ヒユーズ窓から基板に対して外部汚染を受けやす
い構造になっている。Furthermore, in order to improve the fusing characteristics of the fuse element, it is a known method to create an opening in the protective film above the fuse element and use it as a fuse window (fuse window 217 in Figure 2). During formation, a protective film such as PSG is not formed under the fuse window, so the structure is such that the substrate is susceptible to external contamination from the fuse window.
本発明はアルミなどの金属配線下に同一ノ（ターンで形
成されるＰｏ１ｙ−８４層ｔ−選択的に金属配縁間に存
在させることによシヒーーズ素子を形成することで、工
程数を増すことなく、薄いＰｏ ｌ ｙ−ｂ ｉヒエー
ズを実現し、かつＰｏｔｙ−ｓｔヒユーズ下にＰＳＧ保
護膜を形成することでヒユーズ窓からの外部汚染の対策
を行り九ものである。The present invention increases the number of steps by forming a sheath element by selectively forming a Po1y-84 layer formed in the same turn under a metal wiring such as aluminum. By realizing a thin Poly-bi fuse and forming a PSG protective film under the Poly-st fuse, measures against external contamination from the fuse window are taken.
本発明の特徴は、ＰＳＧ膜を配線の絶縁膜とし、前記配
線が金属層と該金属層下にｔｌは則−パターンによる多
結晶シリコン層１＋する二層構造を形成して成る半導体
集積回路装置において、前記Ｐ８Ｇ絶縁膜上に形成され
る前記二層構造から成る配線の少なくとも一部が多結晶
シリコン層のみから成る半導体装置にある。A feature of the present invention is a semiconductor integrated circuit device in which a PSG film is used as an insulating film for wiring, and the wiring has a two-layer structure including a metal layer and a polycrystalline silicon layer 1+ with a tl pattern under the metal layer. In the semiconductor device, at least a part of the wiring having the two-layer structure formed on the P8G insulating film is made of only a polycrystalline silicon layer.
又、本発明は上記半導体装置において、前記Ｐ８Ｇ絶縁
編上に前記二層構造から成る配線を形成した彼、該配線
の上層に形成されている金属層の一部を除去することに
よシ、一部が多結晶シリコン層のみから成る配線を実現
する半導体装置の製法にある。Further, in the semiconductor device of the present invention, the wiring having the two-layer structure is formed on the P8G insulation layer, and by removing a part of the metal layer formed on the upper layer of the wiring, The present invention relates to a method for manufacturing a semiconductor device that realizes wiring partially consisting of only a polycrystalline silicon layer.
本発明の実現の手法について図を用いて以下に説明する
。第４図は本発明の実施例によるヒユーズ素子とＮチャ
ネルＭＯ８型ＦＥＴの平ｌｊｏ図を示す。第４図におい
てヒユーズ素子部以外は従来方式と比軟することから同
様の構造になっている。A method for implementing the present invention will be described below using figures. FIG. 4 shows a plan view of a fuse element and an N-channel MO8 type FET according to an embodiment of the present invention. In FIG. 4, the structure other than the fuse element is the same as that of the conventional system because it is softer than the conventional system.
ＪＩｓ図は１１４図中のＹ−Ｙ’における断面図を示す
。The JIs diagram shows a cross-sectional view along YY' in Figure 114.
第４図においてアルミ配［４０３，４０５下部の点線で
示されるＰｏ１ｙ−８ｉ ４０４の部分４０６が本発明
によるヒユーズ素子を示す、尚、４０１はドレイン拡散
層、４０２はコンタクトホール、４０７はＧＮＤ、ｌｉ
ｔを形成しているアルミ配線である。第５図においてＦ
ＥＴのソース・ドレイン拡散層を形成するまでの工程は
、ゲート電極５０１と同一工程においてＰｏ１ｙ−８ｉ
ヒエーズ素子を形成しないことを除いては同様である。In FIG. 4, a portion 406 of the Poly-8i 404 indicated by a dotted line below the aluminum wiring [403, 405] represents the fuse element according to the present invention. 401 is a drain diffusion layer, 402 is a contact hole, 407 is a GND, li
This is the aluminum wiring forming the t. In Figure 5, F
The process up to forming the source/drain diffusion layer of ET is the same process as the gate electrode 501.
The structure is the same except that no Hiez element is formed.
ソースΦドレイン拡散層を形成した後、気相成長法によ
、９ ＰＥＧの絶縁膜５０２．５１１を形成し、エツチ
ングによりソース領域コンタクト・ホール５０３および
ドレイ／領域コンタクト・ホール５０４を選択的に除去
して形成する０
次に２０００Ｘ程度の薄いＰｏ１ｙ−８ｉ ５０８を気
相成長した後アルミを蒸着し、エツチングによりアルミ
を選択的に除去してアルミ配＠ｓｏｓ、ｓｏ６゜５０７
を形成する。さらに前記Ｐｏ１ｙ−８ｉ ５０８會アル
ミ配線下とヒユーズ素子部が残るようにエツチングによ
り選択的に除去する。After forming the source Φ drain diffusion layer, 9 PEG insulating films 502 and 511 are formed by vapor phase growth, and the source region contact hole 503 and drain/region contact hole 504 are selectively removed by etching. Next, a thin Po1y-8i 508 of about 2000X is grown in a vapor phase, and then aluminum is vapor-deposited, and the aluminum is selectively removed by etching to form an aluminum layer @sos, so6゜507.
form. Further, the poly-8i 508 aluminum wiring is selectively removed by etching so that the underside and the fuse element remain.
次に気相成長法によｊＤＰ８Ｇ膜５０９膜形０９た後、
ヒユーズ素子上部にヒユーズ窓５１０を形成して完了す
る。尚、５０１はゲート電極を形成するＰｏ１ｙ−８ｉ
、５０２はＰＳＧ膜、５０３，５０４はコンタクトホー
ル、５１１はＰＥＧ＠である。Next, after forming a jDP8G film 509 film type 09 by vapor phase epitaxy,
A fuse window 510 is formed above the fuse element to complete the process. In addition, 501 is Po1y-8i forming the gate electrode.
, 502 is a PSG film, 503 and 504 are contact holes, and 511 is PEG@.
以上のようにアルミ配線の拡散領域との反応を押上する
などの目的で使用されているアルミ配線下のＰｏ１ｙ−
８ｉは、２０００ＸＩｉ１度の薄さであシまたアルミ配
線とダイレクトに接続されているため、ヒユーズ素子に
適しており、かつ接続のためのコンタクト部が不要にな
る。As mentioned above, the Po1y-
8i is as thin as 2000×Ii1 degree and is directly connected to aluminum wiring, making it suitable for use as a fuse element and eliminating the need for a contact portion for connection.
またＰＥＧの絶縁膜を形成した後、配線形成工程を行う
ため、本発明によるヒユーズ素子形成では前記ＰＥＧ絶
縁１５図における絶＃換５１１）がヒユーズ素子の直下
層に必然的に形成され、工株数を増すことなく外部汚染
対策がなされる。In addition, since the wiring forming process is performed after forming the PEG insulating film, in the fuse element formation according to the present invention, the discontinuous switch 511) in the PEG insulation diagram 15 is inevitably formed in the layer immediately below the fuse element, which increases the man-hours. Measures against external pollution can be taken without increasing the pollution.
以上ヒユーズ素子を例として、 、、Ｐｏ ｌ ｙ−８
ｉ層のみから成る部分を有するＰｏ１ｙ−８ｉ鳩と金一
層の二層構造から形成される配線の％黴と形成法の説明
を行ったが、ヒユーズ素子以外にＰｏ１ｙ−８凰層のみ
から成る部分を単なる抵抗素子として用いることなども
可能である。Taking the above fuse element as an example, ,Poly-8
We have explained the wiring structure and formation method of a two-layer structure consisting of a Po1y-8i layer and a single gold layer, which has a portion consisting only of the i-layer. It is also possible to use it as a simple resistance element.
第１図は従来方式によるヒユーズ素子とＮチャネルＭＯ
８型ＦＥＴの平面パターン図で、ｌＸ２図は第１図のｘ
−ｘ’における断面図、第３図は第１図、第２図の記号
化した回路図である・第１図、第２図において、２００
はＰ型シリコン基板、１０１．２０１はソース拡散層、
１０２゜２０２はドレイン拡散層、２０３はゲート版
化膿を形成する酸化シリコン膜、ｌＱ３．２０４はケー
ト電極を形成するＰｏ１ｙ−８ｉ層、１０４，２０５は
ヒユーズ素子を形成するＰｏ１ｙ−８ｉ 盾、 ２０６
゜２０７は絶縁ｊ１！ＩＩを形成するＰＳＧ膜、１０５
，１０６゜１０７．１０８，２０８．２（Ｊ９，２１０
，２．１１はコンタクト・ホール、１０９，２１２はＧ
ＮＤ＃ｔ″形成するアルミ°配線、１１０．２１３はヒ
ユーズ素子とＦ Ｅ Ｔを接続しているアルミ配線、ｔ
ｌｌ、２１４は電源線を形成しているアルミ配線、２１
５は保Ｓ膜を形成しているＰＳＧ膜、１１２，２１７は
ヒユーズ窓、２１６はフィールド酸化シリコン膜をそれ
ぞれ示す。
第４図は本発明によるヒユーズ素子とＮチャネルＭＯ８
型ＦＥＴの平面パターン図で、第５図は第４図のＹ−Ｙ
’における断面図である。
第４図、第５図において、５０１はゲート電極を形成す
るＰｏ１ｙ−８ｉ 、５０２．５１１は絶に＆膜および
保護ＪＩＪＩ形成するＰＳＧ膜、４０１はドレイン拡散
層、４０２，５０３，５０４はコンタクト・ホール、４
０３．５０６はヒユーズ素子とＦＥＴを接続しているア
ルミ配線、４０４，５０８ はヒユーズ素子を形成して
いるＰｏ１ｙ−８ｉ 、４０５．５０７はＩＩ！源巌を
形成しているアルミ配線、４０６はヒユーズ素子を形成
しているＰｏ１ｙ−８ｉのヒエーズ機能部、４０７．５
０５は（ｊＮＬＪ蛤を形成しているア〒
ルミ配線、５０９は保＠膜を形成しているＰＥＧ第２閉
ＤＤ
第、５図
ロ 函
） η
畦 粧Figure 1 shows a conventional fuse element and an N-channel MO
This is a plane pattern diagram of an 8-type FET.
-x' cross-sectional view, Figure 3 is a symbolic circuit diagram of Figures 1 and 2.
is a P-type silicon substrate, 101.201 is a source diffusion layer,
102° 202 is a drain diffusion layer, 203 is a silicon oxide film forming a gate version suppuration, lQ3.204 is a Po1y-8i layer forming a gate electrode, 104, 205 is a Po1y-8i shield forming a fuse element, 206
゜207 is insulation j1! PSG film forming II, 105
, 106° 107.108, 208.2 (J9, 210
, 2.11 are contact holes, 109, 212 are G
ND#t'' aluminum wiring, 110.213 is aluminum wiring connecting the fuse element and FET, t
ll, 214 is aluminum wiring forming the power supply line, 21
Reference numeral 5 indicates a PSG film forming an S retention film, reference numerals 112 and 217 indicate fuse windows, and reference numeral 216 indicates a field silicon oxide film. FIG. 4 shows a fuse element according to the present invention and an N-channel MO8
Figure 5 is a plane pattern diagram of a type FET, and Figure 5 is Y-Y in Figure 4.
' is a sectional view at '. In FIGS. 4 and 5, 501 is a Po1y-8i film forming a gate electrode, 502.511 is a PSG film to be formed as a & film and a protective JIJI, 401 is a drain diffusion layer, and 402, 503, and 504 are contact layers. hall, 4
03.506 is the aluminum wiring connecting the fuse element and FET, 404,508 is the Po1y-8i forming the fuse element, and 405.507 is II! Aluminum wiring forming the source, 406, fuse function part of Po1y-8i forming the fuse element, 407.5
05 is the aluminum wiring forming the jNLJ clam, 509 is the PEG second closed DD forming the protective film.
Claims (2)
と該金属層下にほぼ同一パターンによる多結晶シリコン
層を有する二層構造を形成して成る半導体装置であって
、前記Ｐ８Ｇ絶縁膜上に形成される前記二層構造から成
る配線の少なくとも一部が多結晶シリコン層のみかり成
ることを特徴とする半導体装置・(1) A semiconductor device in which a P2O film is used as an insulating film for wiring, and the wiring forms a two-layer structure having a metal layer and a polycrystalline silicon layer with substantially the same pattern under the metal layer, the P8G insulation A semiconductor device characterized in that at least a part of the wiring formed on the film and having the two-layer structure consists only of a polycrystalline silicon layer.
ぼ同一のパターンとなり構成される二層構造から成る配
線を形成した後、咳配線の上層に形成されている金鵬層
の一部を除去することにより、一部が多結晶シリコン層
のみから成る配線を実現することｔ−特徴とする半導体
装置の製法・(2) After forming a wiring with a two-layer structure consisting of a metal layer and a polycrystalline silicon layer with almost the same pattern on the P8G insulating film, a part of the metal layer formed on the upper layer of the wiring is removed. By removing the polycrystalline silicon layer, a part of the wiring is made of only a polycrystalline silicon layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080943A JPS58197874A (en) | 1982-05-14 | 1982-05-14 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080943A JPS58197874A (en) | 1982-05-14 | 1982-05-14 | Semiconductor device and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197874A true JPS58197874A (en) | 1983-11-17 |
| JPH0332230B2 JPH0332230B2 (en) | 1991-05-10 |
Family
ID=13732567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080943A Granted JPS58197874A (en) | 1982-05-14 | 1982-05-14 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197874A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60158660A (en) * | 1984-01-28 | 1985-08-20 | Toshiba Corp | Semiconductor memory and manufacture thereof |
| JPS6355955A (en) * | 1986-08-26 | 1988-03-10 | Nec Corp | Semiconductor device |
| JPS63161641A (en) * | 1986-12-25 | 1988-07-05 | Nec Corp | Semiconductor memory device |
| JPH0249450A (en) * | 1988-03-18 | 1990-02-19 | Digital Equip Corp <Dec> | Integrated circuit having metallized layer reformable by laser |
| JP2004515061A (en) * | 2000-11-27 | 2004-05-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Poly-fuse ROM having cell structure based on MOS device and method of reading and writing the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567467A (en) * | 1979-07-02 | 1981-01-26 | Nec Corp | Semiconductor memory device |
| JPS5685846A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-05-14 JP JP57080943A patent/JPS58197874A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567467A (en) * | 1979-07-02 | 1981-01-26 | Nec Corp | Semiconductor memory device |
| JPS5685846A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Semiconductor integrated circuit device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60158660A (en) * | 1984-01-28 | 1985-08-20 | Toshiba Corp | Semiconductor memory and manufacture thereof |
| JPS6355955A (en) * | 1986-08-26 | 1988-03-10 | Nec Corp | Semiconductor device |
| JPS63161641A (en) * | 1986-12-25 | 1988-07-05 | Nec Corp | Semiconductor memory device |
| JPH0249450A (en) * | 1988-03-18 | 1990-02-19 | Digital Equip Corp <Dec> | Integrated circuit having metallized layer reformable by laser |
| JP2004515061A (en) * | 2000-11-27 | 2004-05-20 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Poly-fuse ROM having cell structure based on MOS device and method of reading and writing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0332230B2 (en) | 1991-05-10 |
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