JPH05326554A - Manufacture of field effect transistor - Google Patents

Manufacture of field effect transistor

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JPH05326554A
JPH05326554A JP31846592A JP31846592A JPH05326554A JP H05326554 A JPH05326554 A JP H05326554A JP 31846592 A JP31846592 A JP 31846592A JP 31846592 A JP31846592 A JP 31846592A JP H05326554 A JPH05326554 A JP H05326554A
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polycrystalline silicon
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裕 高藤
Kohei Kishi
幸平 岸
Hirohisa Tanaka
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Abstract

PURPOSE:To improve junction characteristics, to alleviate influence of diffusion of arsenic, etc., along a crystal grain boundary and to reduce a leakage current in an OFF state by forming p-n junctions of source and drain regions and a gate region in p-i-n structures. CONSTITUTION:A reverse conductivity type p-type polycrystalline silicon 21 for setting a channel region is interposed between two polycrystalline n<+> type silicon 22 for setting source and drain regions formed on an insulating board 20, and the silicons 22 and 21 are connected through an intrinsic semiconductor layer made of (non-doping) polycrystalline silicon 29. A gate electrode 24 is formed on the channel region through a thermal oxide film 23, and source.drain electrode connecting wirings 25, 26 are connected to the source and drain regions through openings 27, 28. Accordingly, p-n junctions between the source and drain regions and the gate region can be formed in p-i-n structures to improve junction characteristics.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタ(以下MIS−FETと略記する)に関す
るものであり、特にオフ状態におけるソースとドレイン
間の漏れ電流の少ないSOI構造のMIS−FETの製
造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate field effect transistor (hereinafter abbreviated as MIS-FET), and in particular, an MIS-FET having an SOI structure having a small leakage current between a source and a drain in an off state. The present invention relates to a manufacturing method of.

【0002】[0002]

【従来の技術】半導体素子として、従来から半導体の中
を移動するキヤリアをゲートと呼ばれる電極が作る電界
によつて制御する方式の電界効果トランジスタが広く用
いられている。ことに、ソースとドレイン領域間に設け
られたゲート領域(チヤネル)上にSi02 等の絶縁膜
を介してゲート電極を設けてなるMIS−FETは、極
めて高い入力インピーダンスを有するため消費電力が少
なくかつ安定な半導体素子であり、IC,LSI等の素
子として汎用されている。
2. Description of the Related Art Conventionally, as a semiconductor element, a field effect transistor has been widely used in which a carrier moving in a semiconductor is controlled by an electric field created by an electrode called a gate. In particular, the MIS-FET in which the gate electrode is provided on the gate region (channel) provided between the source and drain regions via the insulating film such as SiO 2 has an extremely high input impedance and thus consumes less power. Moreover, it is a stable semiconductor element and is widely used as an element such as an IC or an LSI.

【0003】このMIS−FETの例として、従来のS
OI(Silicon on Insulatorの
略)構造の代表的なMIS−FETについて第6図を用
いて製造法と併せて説明する。
As an example of this MIS-FET, a conventional S
A typical MIS-FET having an OI (abbreviation of Silicon on Insulator) structure will be described together with the manufacturing method with reference to FIG.

【0004】まず石英等の絶縁基板10上に減圧CVD
で多結晶シリコンを約5000Å堆積し、この多結晶シ
リコン表面に1000〜1500Åの絶縁膜となる熱酸
化膜13を形成し、次にB+ を注入する。
First, low pressure CVD is performed on an insulating substrate 10 such as quartz.
Then, about 5000 Å of polycrystalline silicon is deposited, a thermal oxide film 13 serving as an insulating film of 1000 to 1500 Å is formed on the surface of this polycrystalline silicon, and then B + is implanted.

【0005】次にMo等の金属を用いてゲート電極14
を形成した後にP+ 又はAs+を注入し、700°Cで
不活性ガス中でアニールすると、チヤネルが形成される
べきp型領域11及びn+ 型ソース及びドレイン領域1
2が形成される。 最後に電極接続のため酸化膜をエツ
チングし開口部17及び18を設け、アルミニウム等の
金属を用いてソース・ドレイン電極接続用配線15及び
16を形成し、MIS−FETが完成する。
Next, the gate electrode 14 is formed by using a metal such as Mo.
P + or As + is implanted after the formation of Al and annealed in an inert gas at 700 ° C., the p-type region 11 and the n + -type source and drain region 1 where a channel is to be formed are formed.
2 is formed. Finally, an oxide film is etched for electrode connection to form openings 17 and 18, and wirings 15 and 16 for connecting source / drain electrodes are formed using a metal such as aluminum to complete the MIS-FET.

【0006】この場合、ゲート電極14は多結晶シリコ
ンにリンをドープしたものでもよい。第6図(b)はこ
のFETの平面図であり、(a)に示す断面図はイ〜ロ
で切断したものである。
In this case, the gate electrode 14 may be made of polycrystalline silicon doped with phosphorus. FIG. 6B is a plan view of this FET, and the sectional view shown in FIG.

【0007】[0007]

【発明が解決しようとする課題】しかしながら、このよ
うな従来のFETにおいては、熱処理の過程でn+ 領域
のAsが、多結晶シリコンの粒界に沿って拡散するた
め、オフ状態での漏れ電流が多くなるという欠点があっ
た。
However, in such a conventional FET, since the As in the n + region diffuses along the grain boundaries of the polycrystalline silicon during the heat treatment, the leakage current in the off state is increased. There was a drawback that it increased.

【0008】本発明はこのような欠点を除き、オフ状態
での漏れ電流の極めて少ないFETの製造方法を提供す
るものである。
The present invention eliminates such drawbacks, and provides a method of manufacturing an FET with extremely small leakage current in the off state.

【0009】本発明者らは、従来のFETにおいては前
述のごとくソース及びドレイン領域とゲート領域とが直
接接合しているため不純物の拡散の影響を直接に受け、
さらにこれらの電気的な接合性が不充分であるために漏
れ電流の問題が生ずるものと考え、この観点から鋭意研
究を行なった結果本発明に到達した。
In the conventional FET, the present inventors are directly affected by the diffusion of impurities because the source and drain regions and the gate region are directly joined as described above.
Further, it was thought that the problem of leakage current would occur due to insufficient electrical connectivity, and as a result of intensive research from this viewpoint, the present invention was reached.

【0010】[0010]

【課題を解決するための手段】本発明は上記従来の欠点
を解決するためになされたものであり、電界効果型トラ
ンジスタの製造方法において、絶縁基板上にシリコン膜
を堆積しエッチングによりシリコン領域を形成する工程
と、上記シリコン領域表面に酸化膜を形成する工程と、
上記酸化膜上にイオン注入膜を堆積して中央部にギヤツ
プlを形成するようにパターン化する工程と、上記パタ
ーン上方よりチヤネル領域を形成し閾値を制御するため
のイオンを注入する工程と、上記イオン注入膜を除去
し、ゲート電極となるパターンをそのパターン幅Lが上
記ギヤツプl より大きくなるように形成する工程と、
上記ゲート電極上方よりn+又はp+型半導体領域形成イ
オンを注入する工程と、上記基板を不活性ガス雰囲気中
で熱処理する工程と、上記酸化膜にソース・ドレイン電
極接続用の開口部を形成してソース・ドレイン電極を形
成する工程とを有することを特徴とする。
The present invention has been made to solve the above-mentioned conventional drawbacks, and in a method of manufacturing a field effect transistor, a silicon film is deposited on an insulating substrate and a silicon region is formed by etching. And a step of forming an oxide film on the surface of the silicon region,
A step of depositing an ion-implanted film on the oxide film and patterning so as to form a gear cup 1 in the central part; a step of forming a channel region from above the pattern and injecting ions for controlling a threshold value; Removing the ion-implanted film and forming a pattern to be a gate electrode so that the pattern width L thereof is larger than the gear cup l;
A step of implanting n + or p + type semiconductor region forming ions from above the gate electrode, a step of heat-treating the substrate in an inert gas atmosphere, and an opening for connecting source / drain electrodes in the oxide film And forming source / drain electrodes.

【0011】[0011]

【作用】以上のような電界効果型トランジスタの製造方
法によれば、ソース及びドレイン領域を設定する2つの
nまたはp型半導体領域の間に、それぞれ真性半導体層
を介して逆導電型の半導体領域と接合した電界効果トラ
ンジスタを提供することができるので、ソース及びドレ
イン領域とゲート領域とのp−n接合部をそれぞれp−
i−n構造とすることができ、接合特性を向上させると
同時に、p型〜n型の遷移領域に対する余裕を持たせて
結晶粒界に沿ったヒ素、リン等の拡散の影響を軽減し、
それによりオフ状態における漏れ電流を減少させること
ができる。
According to the method for manufacturing a field effect transistor as described above, a semiconductor region of the opposite conductivity type is interposed between two n or p type semiconductor regions for setting a source region and a drain region via an intrinsic semiconductor layer. Since it is possible to provide a field effect transistor which is joined to the gate region, the p-n junction between the source / drain region and the gate region is formed by p-
It is possible to have an in structure and improve the junction characteristics, and at the same time, allow a margin for the p-type to n-type transition region to reduce the influence of the diffusion of arsenic, phosphorus, etc. along the grain boundaries,
Thereby, the leakage current in the off state can be reduced.

【0012】[0012]

【実施例】以下本発明の実施例について図面を参照して
説明する。図1は、本発明の製造方法により作製したM
IS−FETの一実施例を示す要部断面図である。
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows M produced by the manufacturing method of the present invention.
It is a principal part sectional view which shows one Example of IS-FET.

【0013】本発明の製造方法により作製されたMIS
−FETは、絶縁基板20上に形成されたソース及びド
レイン領域を設定する2つの多結晶シリコン(n+ 型)
22の間に、チヤネル領域を設定する逆導電型の多結晶
シリコン(p型)21を介在してなり、これらの多結晶
シリコン(n+ 型)と(p型)とはそれぞれ多結晶シリ
コン(非ドープ)29からなる真性半導体層を介して接
合されてなる。
MIS manufactured by the manufacturing method of the present invention
-FET is two polycrystalline silicon (n + type) that sets the source and drain regions formed on the insulating substrate 20.
Reverse conductivity type polycrystalline silicon (p-type) 21 for setting a channel region is interposed between 22. These polycrystalline silicon (n + type) and (p-type) are respectively polycrystalline silicon ( It is joined via an intrinsic semiconductor layer made of (undoped) 29.

【0014】そしてチヤネル領域の上には絶縁膜である
熱酸化膜23を介してゲート電極24が形成されてな
り、またソース及びドレイン領域には開口部27、28
を通じてソース・ドレイン電極接続用配線25、26が
接合されている。
A gate electrode 24 is formed on the channel region via a thermal oxide film 23 which is an insulating film, and openings 27 and 28 are formed in the source and drain regions.
The source / drain electrode connection wirings 25 and 26 are joined together through.

【0015】尚、多結晶シリコン(非ドープ)29のそ
れぞれの接合方向の膜厚は約数1000Åと設定されて
いる。
The thickness of the polycrystalline silicon (undoped) 29 in the bonding direction is set to about several thousand Å.

【0016】上記ソース及びドレイン領域を設定する2
つのn又はp型半導体領域としては、高濃度のV族又はI
II族元素を含むいわゆるn+ 又はp+ 型の半導体が好ま
しく、通常、n+ 又はp+ 型のシリコンもしくはゲルマ
ニウムが使用される。
Setting the source and drain regions 2
As one n or p type semiconductor region, a high concentration of group V or I
A so-called n + or p + type semiconductor containing a group II element is preferable, and n + or p + type silicon or germanium is usually used.

【0017】また、ゲート領域を設定する半導体領域と
しては、上記ソース及びドレイン領域とは逆導電型(即
ち、ソース・ドレインがn型のときはp型、p型のとき
はn型)のシリコン又はゲルマニウム等が使用される。
As the semiconductor region for setting the gate region, silicon of a conductivity type opposite to that of the source and drain regions (that is, p type when the source / drain is n type, n type when the source / drain is p type) is used. Alternatively, germanium or the like is used.

【0018】また、真性半導体層としては、非ドープの
半導体がそのまま使用される。具体的にはシリコン又は
ゲルマニウム等が使用される。
As the intrinsic semiconductor layer, an undoped semiconductor is used as it is. Specifically, silicon, germanium, or the like is used.

【0019】上記接合方向の最適な厚さは上記n又はp
型半導体領域や逆型の半導体領域の厚み、絶縁膜の厚み
(これらは従来のFETに適用されている程度で充分で
ある)等により変動し得るが、通常約100〜1000
0Åが好ましい。100Å未満では真性半導体層を介在
させた効果が不充分で好ましくなく、10000Åを越
えると真性領域の電気抵抗が過大となり電流制限がかか
る点で好ましくない。
The optimum thickness in the joining direction is n or p.
Although it may vary depending on the thickness of the type semiconductor region or the reverse type semiconductor region, the thickness of the insulating film (these are enough as applied to the conventional FET), etc., it is usually about 100 to 1000.
0Å is preferred. If it is less than 100 Å, the effect of interposing the intrinsic semiconductor layer is insufficient, and if it exceeds 10,000 Å, the electric resistance in the intrinsic region becomes excessively large, and the current is restricted, which is not preferable.

【0020】これら各半導体領域や層は、単結晶、多結
晶及び非晶質のいずれの半導体から構成されていてもよ
く、ことに、絶縁基板上に、減圧CVDやプラズマCV
Dで形成された多結晶又は非晶質シリコン膜や、同じく
減圧CVDやプラズマCVDで堆積されさらにレーザー
ビーム、電子ビーム、ランプ等を用いたアニール法によ
り形成された多結晶又は単結晶シリコン膜を適用するの
が好ましい。
Each of these semiconductor regions and layers may be composed of any one of single crystal, polycrystal and amorphous semiconductors. In particular, low pressure CVD or plasma CV is performed on an insulating substrate.
The polycrystalline or amorphous silicon film formed by D, or the polycrystalline or single crystal silicon film which is also deposited by low pressure CVD or plasma CVD and further formed by an annealing method using a laser beam, an electron beam, a lamp, or the like. It is preferably applied.

【0021】ここで、上記MIS−FETの具体的な製
造工程について図2を参照して説明する。
Here, a specific manufacturing process of the MIS-FET will be described with reference to FIG.

【0022】まず、石英等の絶縁基板20上に減圧CV
Dで約5000Åの多結晶シリコンを堆積し、CF4
2 の混合ガスプラズマによりエツチングし、図2
(a)に示すように、多結晶シリコン島21aを形成す
る。
First, a depressurized CV is applied on an insulating substrate 20 such as quartz.
Approximately 5000 liters of polycrystalline silicon was deposited at D and etched by a mixed gas plasma of CF 4 and O 2 , as shown in FIG.
As shown in (a), a polycrystalline silicon island 21a is formed.

【0023】次に、図2(b)に示すように、多結晶シ
リコン島表面に約1500Åの熱酸化膜23を形成した
後、イオン注入マスクとして例えばMo膜を形成して2
3aのようにパターン化し、該パターンの多結晶シリコ
ン島21aの中央部上方位置にギヤツプl を設けチヤ
ネル領域形成イオンとしてB+ イオンを注入する。
Next, as shown in FIG. 2B, a thermal oxide film 23 of about 1500 Å is formed on the surface of the polycrystalline silicon island, and then a Mo film, for example, is formed as an ion implantation mask to form 2
3a, a polycrystalline silicon island 21a of the pattern is provided with a gear cup 1 above the central portion thereof, and B + ions are implanted as channel region forming ions.

【0024】更に、上記Mo膜をエッチング除去した
後、図2(c)に示すように、例えばTi,Ta,M
o,Al 等の金属を用いてゲート電極24となるパタ
ーンを形成する。この時パターン幅Lは、上記ギヤツプ
l より3μm程度大きくする。
Further, after the Mo film is removed by etching, as shown in FIG. 2C, for example, Ti, Ta, M
A pattern to be the gate electrode 24 is formed by using a metal such as o or Al. At this time, the pattern width L is made larger than the gear cup 1 by about 3 μm.

【0025】尚、ゲート電極24は多結晶シリコンを用
いてもよい。
The gate electrode 24 may be made of polycrystalline silicon.

【0026】次に、図2(d)に示すように、n+ 型半
導体領域形成イオンとしてAs+ イオンを注入し、70
0°Cの温度で不活性ガス雰囲気中で熱処理を行う。
Next, as shown in FIG. 2D, As + ions are implanted as n + type semiconductor region forming ions, and 70
Heat treatment is performed in an inert gas atmosphere at a temperature of 0 ° C.

【0027】最後に、図2(e)に示すように、熱酸化
膜23にソース・ドレイン電極接続用の開口部27、2
8を形成し、Alを堆積後、エツチングすると図1に示
す構造のFETが完成する。
Finally, as shown in FIG. 2E, openings 27, 2 for connecting the source / drain electrodes are formed in the thermal oxide film 23.
8 is formed, Al is deposited, and etching is performed to complete the FET having the structure shown in FIG.

【0028】但し、ゲートパターン24がAlの場合は
エツチングではなくリフトオフ法による。
However, when the gate pattern 24 is Al, the lift-off method is used instead of etching.

【0029】以上のような製造方法により得られた図1
のFETと、図6に示した真性半導体層を介在させてい
ない従来のFETの特性を評価した結果を図5に示す。
図をみれば本発明により得られたFETのサブスレツシ
ヨルド電流が大幅に減少されており、スイツチング特性
が顕著に改善されていることがわかる。
FIG. 1 obtained by the above manufacturing method.
5 shows the results of evaluating the characteristics of the FET of FIG. 6 and the conventional FET shown in FIG. 6 in which the intrinsic semiconductor layer is not interposed.
From the figure, it can be seen that the subthreshold current of the FET obtained by the present invention is greatly reduced and the switching characteristics are remarkably improved.

【0030】一方、図3は本発明の他の実施例によるM
IS−FETを示す要部断面図である。図においてこの
MIS−FETは、絶縁基板30上に形成されゲート電
極を構成する多結晶シリコン(n+ 型)34と、その上
に熱酸化膜33を介して形成されチヤネル領域を形成す
る多結晶シリコン(p型)31と、該多結晶シリコン3
1を挟持するように配設されかつアモルファスシリコン
(非ドープ)39からなる真性半導体層を介して該多結
晶シリコン31に接合されてなるソース及びドレイン領
域用のアモルフアスシリコン(n+ 型)32と、ソース
・ドレイン電極接続用配線35、36とから構成されて
いる。
On the other hand, FIG. 3 shows an M according to another embodiment of the present invention.
It is a principal part sectional view which shows IS-FET. In the figure, this MIS-FET is composed of polycrystalline silicon (n + type) 34 which is formed on an insulating substrate 30 and constitutes a gate electrode, and polycrystalline silicon which is formed on it through a thermal oxide film 33 to form a channel region. Silicon (p-type) 31 and the polycrystalline silicon 3
Amorphous silicon (n + type) 32 for source and drain regions, which is disposed so as to sandwich 1 and is bonded to the polycrystalline silicon 31 through an intrinsic semiconductor layer made of amorphous silicon (undoped) 39. And source / drain electrode connecting wires 35, 36.

【0031】上記MIS−FETは以下の工程により作
製される。まず、絶縁基板30上に減圧CVDにより多
結晶シリコンを膜を堆積し、図4(a)に示すように、
島状にパターン化を行い、続いて表面を熱酸化し、さら
に、リン(プラス)イオンを注入し、ゲート電極となる
多結晶シリコン(n+型)34と熱酸化膜33を形成す
る。
The MIS-FET is manufactured by the following steps. First, a film of polycrystalline silicon is deposited on the insulating substrate 30 by low pressure CVD, and as shown in FIG.
Patterning is performed in an island shape, the surface is then thermally oxidized, and phosphorus (plus) ions are further implanted to form a polycrystalline silicon (n + type) 34 to be a gate electrode and a thermal oxide film 33.

【0032】尚、シリコン(n+ 型)34及び熱酸化膜
33は、それぞれTi,Ta等の金属や 、CVDによる
絶縁膜であってもよい。
The silicon (n + type) 34 and the thermal oxide film 33 may be a metal such as Ti or Ta or an insulating film formed by CVD.

【0033】次に、図4(b)に示すように減圧CVD
により多結晶シリコン膜を堆積してエツチングを行い、
島状の多結晶シリコン層を形成する。
Next, as shown in FIG. 4B, low pressure CVD
Etching by depositing a polycrystalline silicon film by
An island-shaped polycrystalline silicon layer is formed.

【0034】引き続き、B+ イオンを注入し、800°
Cで不活性ガス雰囲気中で熱処理してチヤネル領域とな
る多結晶シリコン(p型)31を形成する。
Subsequently, B + ions are implanted and the temperature is set to 800 °.
Heat treatment is performed in C in an inert gas atmosphere to form polycrystalline silicon (p-type) 31 that will become a channel region.

【0035】次に図4(c)に示すようにアモルフアス
シリコン(非ドープ)39を、プラズマCVDにより約
2000Å堆積し、続いてリンをドープしたアモルフア
スシリコン(n+ 型)32を堆積する。
Next, as shown in FIG. 4C, amorphous silicon (non-doped) 39 is deposited by plasma CVD to about 2000 liters, and phosphorus-doped amorphous silicon (n + type) 32 is subsequently deposited. .

【0036】更に図4(d)に示すように、非ドープ及
びリンをドープしたアモルフアスシリコンの一部をエツ
チングして除去する。
Further, as shown in FIG. 4D, a part of the undoped and phosphorus-doped amorphous silicon is etched and removed.

【0037】最後に、ソース・ドレインの接続のために
アルミニウム37を蒸着パターン化すると、図3に示す
構造のFETが完成する。
Finally, aluminum 37 is vapor-deposited and patterned to connect the source and drain, thereby completing the FET having the structure shown in FIG.

【0038】この実施例により得られたFETも、上記
第1の実施例と同等のスイツチング特性を得ることがで
きた。
The FET obtained according to this embodiment was also able to obtain the same switching characteristics as those of the first embodiment.

【0039】以上述べた実施例における半導体として
は、上記シリコン材料に限定されるものではなく、ゲル
マニウムその他の電極材料についてもこれらと同等に適
宜使用することができるものである。
The semiconductor in the above-mentioned embodiments is not limited to the above-mentioned silicon material, but germanium and other electrode materials can be appropriately used in the same manner as these.

【0040】また、上記実施例におけるn型領域とp型
領域を入れ替えた構造であっても同様な効果が発揮され
る。
Further, the same effect can be obtained even in the structure in which the n-type region and the p-type region are exchanged in the above embodiment.

【0041】[0041]

【発明の効果】本発明の電界効果型トランジスタの製造
方法によれば、ソース及びドレイン領域を設定する2つ
のnまたはp型半導体領域の間に、それぞれ真性半導体
層を介して逆導電型の半導体領域と接合した電界効果ト
ランジスタを提供することができるので、ソース及びド
レイン領域とゲート領域とのp−n接合部をそれぞれp
−i−n構造とすることができ、接合特性を向上させる
ことができる。
According to the method of manufacturing a field effect transistor of the present invention, a semiconductor of the opposite conductivity type is interposed between two n or p type semiconductor regions which set the source and drain regions, with an intrinsic semiconductor layer interposed therebetween. Since it is possible to provide a field effect transistor that is joined to a region, p-n junctions of the source and drain regions and the gate region are respectively formed.
It is possible to have a -i-n structure and to improve the bonding characteristics.

【0042】p型〜n型の遷移領域に対する余裕を持た
せてヒ素、リン等の拡散の影響を軽減し、それによりオ
フ状態における漏れ電流を減少させることができる。従
って、本発明の製造方法によれば極めて高いオン/オフ
電流比を持つFETが得られるため、種々の半導体素
子、特にアクテイブマトリツクス型液晶表示装置のアド
レス用素子として極めて有用なFETを提供することが
できる。
It is possible to reduce the influence of the diffusion of arsenic, phosphorus, etc. by providing a margin for the p-type to n-type transition region, thereby reducing the leakage current in the off state. Therefore, according to the manufacturing method of the present invention, an FET having an extremely high on / off current ratio can be obtained, and therefore, an extremely useful FET is provided as various semiconductor elements, particularly as an address element of an active matrix type liquid crystal display device. be able to.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の製造方法により作製したMIS−FE
Tの一実施例を示す要部断面図である。
FIG. 1 is a MIS-FE manufactured by the manufacturing method of the present invention.
It is an important section sectional view showing one example of T.

【図2】図1に示すMIS−FETの製造工程を説明す
る断面図である。
FIG. 2 is a cross-sectional view explaining a manufacturing process of the MIS-FET shown in FIG.

【図3】本発明の他の実施例によるMIS−FETの構
造を示す要部断面図である。
FIG. 3 is a cross-sectional view of an essential part showing the structure of a MIS-FET according to another embodiment of the present invention.

【図4】図3に示すMIS−FETの製造工程を説明す
る断面図である。
FIG. 4 is a cross-sectional view illustrating a manufacturing process of the MIS-FET shown in FIG.

【図5】本発明の製造方法により得られたMIS−FE
TのId とVgs 特性を比較例とともに示すグラフで
ある。
FIG. 5: MIS-FE obtained by the manufacturing method of the present invention
7 is a graph showing Id and Vgs characteristics of T together with a comparative example.

【図6】(a)は従来のMIS−FETを例示する断面
図、(b)はその平面図である。
6A is a sectional view illustrating a conventional MIS-FET, and FIG. 6B is a plan view thereof.

【符号の説明】[Explanation of symbols]

10,20,30 絶縁基板 11,21,31 多結晶シリコン(p型) 12,22,32 多結晶シリコン(n+ 型) 13,23,33 熱酸化膜 14,24 ゲート電極 34 多結晶シリコン(n+ 型) 15,16,25,26,35,36 ソース・ドレイ
ン電極接続用配線 37 アルミニウム 17,18,27,28 ソース・ドレイン接続用開口
部 29 多結晶シリコン(非ドープ) 32 アモルフアスシリコン(n+ 型) 39 アモルフアスシリコン(非ドープ)
10, 20, 30 Insulating substrate 11, 21, 31 Polycrystalline silicon (p type) 12, 22, 32 Polycrystalline silicon (n + type) 13, 23, 33 Thermal oxide film 14, 24 Gate electrode 34 Polycrystalline silicon ( n + type) 15, 16, 25, 26, 35, 36 Source / drain electrode connection wiring 37 Aluminum 17, 18, 27, 28 Source / drain connection opening 29 Polycrystalline silicon (undoped) 32 Amorphous silicon (N + type) 39 Amorphous Silicon (undoped)

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 絶縁基板上にシリコン膜を堆積しエツチ
ングによりシリコン領域を形成する工程と、 上記シリコン領域表面に酸化膜を形成する工程と、 上記酸化膜上にイオン注入マスクを形成して中央部にギ
ヤツプlを形成するようにパターン化する工程と、 上記パターン上方よりチヤネル領域を形成するためのソ
ース・ドレインと逆導電型のイオンを注入する工程と、 上記イオン注入マスクを除去し、ゲート電極となる金属
または多結晶シリコン薄膜パターンをそのパターン幅L
が上記ギヤツプl より大きくなるように形成する工程
と、 上記ゲート電極上方よりn又はp型半導体領域形成イオ
ンを注入する工程と、 上記基板を不活性ガス雰囲気中で熱処理する工程と、 上記酸化膜にソース・ドレイン電極接続用の開口部を形
成してソース・ドレイン電極を形成する工程と、 を有することを特徴とする電界効果トランジスタの製造
方法。
1. A step of depositing a silicon film on an insulating substrate to form a silicon region by etching, a step of forming an oxide film on the surface of the silicon region, and an ion implantation mask formed on the oxide film to form a central region. Patterning so as to form a gear l in the region, implanting ions of the opposite conductivity type to the source / drain for forming the channel region from above the pattern, removing the ion implantation mask, and removing the gate The pattern width L of the metal or polycrystalline silicon thin film pattern to be the electrode
Is formed so as to be larger than the gap l, a step of implanting n or p type semiconductor region forming ions from above the gate electrode, a step of heat-treating the substrate in an inert gas atmosphere, the oxide film And a step of forming a source / drain electrode connection opening in the substrate to form a source / drain electrode.
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