JPS58195428A - インタフエ−ス回路の過電圧保護回路装置 - Google Patents
インタフエ−ス回路の過電圧保護回路装置Info
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- JPS58195428A JPS58195428A JP58071575A JP7157583A JPS58195428A JP S58195428 A JPS58195428 A JP S58195428A JP 58071575 A JP58071575 A JP 58071575A JP 7157583 A JP7157583 A JP 7157583A JP S58195428 A JPS58195428 A JP S58195428A
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- circuit device
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- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
- H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
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- H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
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- Emergency Protection Circuit Devices (AREA)
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- Devices For Supply Of Signal Current (AREA)
- Curing Cements, Concrete, And Artificial Stone (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Investigating Or Analysing Biological Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
発明の背景
本発明はアナログ２線式加入者接続線路を電話交換局に
接続するために半導体回路素子を用いて構成されかつ群
にまとめて給電電源に接続されたインタフェース回路の
過電圧保護用回路装置に関する。
接続するために半導体回路素子を用いて構成されかつ群
にまとめて給電電源に接続されたインタフェース回路の
過電圧保護用回路装置に関する。
公知技術の説明
例えば受信−および送信増幅器、ディジタル−アナログ
変換とアナログ−ディジタル変換を行う装置、ならびに
受信−一゛よび送信フィルタん）１ を有する前述の形式のイン夛フェースは、それに接続さ
れた加入者接続線路を介して加わる環境の影響、例えは
雷の影響にさらされる。斯様なインタフェース回路を過
電圧から保護する公知の方法は、通常の場合給電電圧に
よって逆方向にバイアスされたダイオードを有するダイ
オードブリッジ回路を挿入接続することである。
変換とアナログ−ディジタル変換を行う装置、ならびに
受信−一゛よび送信フィルタん）１ を有する前述の形式のイン夛フェースは、それに接続さ
れた加入者接続線路を介して加わる環境の影響、例えは
雷の影響にさらされる。斯様なインタフェース回路を過
電圧から保護する公知の方法は、通常の場合給電電圧に
よって逆方向にバイアスされたダイオードを有するダイ
オードブリッジ回路を挿入接続することである。
ダイオードブリッジ回路のダイオードは過電圧の発生の
場合、導通する。給電電圧をダイオードブリッジ回路の
対角点に加えかつ過電圧の発生の場合阻止状態に移行す
る極性を有する阻止素子を用いることによって、過電圧
によって生する加入者接続線路の電荷が給電線路に流出
し、ひいては他のインターフェース回路群の構成部分ま
たは他の給電線路に接続された回路素子に影響を与える
ことは回避される。
場合、導通する。給電電圧をダイオードブリッジ回路の
対角点に加えかつ過電圧の発生の場合阻止状態に移行す
る極性を有する阻止素子を用いることによって、過電圧
によって生する加入者接続線路の電荷が給電線路に流出
し、ひいては他のインターフェース回路群の構成部分ま
たは他の給電線路に接続された回路素子に影響を与える
ことは回避される。
公知の装置の場合前述の電荷は、避雷器素子を介して、
基準電位に接続された接続点例えば架台部分に導かれ、
、゛る。斯様な回路素子は公知の場合、費用および；ス
ペースの点で所定の装置群に対して１つだけ□設けられ
たサイリスタ素子である、即ちサイリスタ素子は、それ
ぞれデリッ １ジ回路の１つの対角点上にある２
つの共通の接続点間に挿入接続されている。
基準電位に接続された接続点例えば架台部分に導かれ、
、゛る。斯様な回路素子は公知の場合、費用および；ス
ペースの点で所定の装置群に対して１つだけ□設けられ
たサイリスタ素子である、即ちサイリスタ素子は、それ
ぞれデリッ １ジ回路の１つの対角点上にある２
つの共通の接続点間に挿入接続されている。
斯様な回路装置において所定の加入者接続線路に過電圧
が発生した場合、対応するブリッジ回路のダイオードと
前述の避雷器素子は導通するので、当該のインタフェー
ス回路が有効に保護されると同時に、他のインタフェー
ス回路群のすべてのブリッジ回路の対角点に基準電位が
加わることによって、他のインタフェース回路の作用も
障害を受ける。
が発生した場合、対応するブリッジ回路のダイオードと
前述の避雷器素子は導通するので、当該のインタフェー
ス回路が有効に保護されると同時に、他のインタフェー
ス回路群のすべてのブリッジ回路の対角点に基準電位が
加わることによって、他のインタフェース回路の作用も
障害を受ける。
発明の目的
それ数本発明の課題は、前述の形式の保護回路において
、直接に関与しない他のインタフェース回路に障害が起
きるのを回避した回路装置を提供することである。
、直接に関与しない他のインタフェース回路に障害が起
きるのを回避した回路装置を提供することである。
発明の解決法および効果
本発明によればこの課題は、避雷器素子を用いて、過電
圧の発生の場合避雷器素子に接続されたブリッジ対角点
に生ずるサージ電圧を平滑にしおよび／または制限す今
、即ち補助電圧を安定化することによって解決される。
圧の発生の場合避雷器素子に接続されたブリッジ対角点
に生ずるサージ電圧を平滑にしおよび／または制限す今
、即ち補助電圧を安定化することによって解決される。
通常の場合短期間しか継続しない過電圧印加の終了まで
僅かしか上昇しないように電位を安定化することによっ
て、直接に過電圧が加わらないインタフェース回路の群
が影響を受けることはなくなり、そしてそこに含まれる
回路装置の応動障害は阻止される。
僅かしか上昇しないように電位を安定化することによっ
て、直接に過電圧が加わらないインタフェース回路の群
が影響を受けることはなくなり、そしてそこに含まれる
回路装置の応動障害は阻止される。
また本発明の実施例によれば、避雷器素子を実際の必要
に応じて、コンデンサ、ツェナーダイオード、またはバ
リスタの形にするが、コンデンサとツェナーダイオード
またはバリスタの並列接続の形で構成することができ、
１だ所定の電圧安定化半導体回路で構成することもでき
る。
に応じて、コンデンサ、ツェナーダイオード、またはバ
リスタの形にするが、コンデンサとツェナーダイオード
またはバリスタの並列接続の形で構成することができ、
１だ所定の電圧安定化半導体回路で構成することもでき
る。
実施例の説明
次に本発明を図示の実施例につき説明する。
図示の実施例において、１つの群にまとめられたインタ
フェース回路ＳＬ工Ｃ１〜５ＬＩＣ３は、それぞれ図示
されてない交換局に接続される加入者接続線路ＴＬを有
する。加入者接続線路は、アナログ信号が伝送される２
線式線路を有するので、斯様なインタフェース回路は、
通し接続が４＠式で行なわれるディジタル交換局に前置
されているものと仮定して、対応する受信−または送信
フィルタを有するＡ／Ｄ変換またはＤ／６＼変換を行う
装置ならびに２線−／４線変換用のハイブリッド回路を
有する。また斯様なインタフェース回路の構成部分は、
受信−および送信増幅器とループ接続を指示する回路装
置と場合によっては呼出し電流給電装置と検査装置とで
ある。斯様な構成部分は大概半導体回路素子が使用され
ており、その場合半導体回路素子を、加入者接続線路Ｔ
Ｌを介して加わる電圧に対して保護すべきである。
フェース回路ＳＬ工Ｃ１〜５ＬＩＣ３は、それぞれ図示
されてない交換局に接続される加入者接続線路ＴＬを有
する。加入者接続線路は、アナログ信号が伝送される２
線式線路を有するので、斯様なインタフェース回路は、
通し接続が４＠式で行なわれるディジタル交換局に前置
されているものと仮定して、対応する受信−または送信
フィルタを有するＡ／Ｄ変換またはＤ／６＼変換を行う
装置ならびに２線−／４線変換用のハイブリッド回路を
有する。また斯様なインタフェース回路の構成部分は、
受信−および送信増幅器とループ接続を指示する回路装
置と場合によっては呼出し電流給電装置と検査装置とで
ある。斯様な構成部分は大概半導体回路素子が使用され
ており、その場合半導体回路素子を、加入者接続線路Ｔ
Ｌを介して加わる電圧に対して保護すべきである。
それぞれのインタフェース回路に対応して、４つのダイ
オードから成るブリッジ回路が設け□ られている。このブリッジ回路の１つの対角線は（イン
タフェースＳ Ｌ Ｉ Ｃ札・粁朽応するブリッジ回路
においては対角点はダイオードＤ１とＤ３およびダイオ
ードＤ２とＤ４の接続点である）、３つのすべてのイン
タフェース回路に共通の給電線■１１とＶＡ２とに接続
されており、この給電線を介して給電電圧は図示されて
ない中央の給電電源からインタフェース回路自体に加わ
る。ダイオ−ぜはこの給電電圧によって通常の場合逆方
向にバイアスされている。ブリッジ回路の他方の対角点
（即ち前述のインタフェース（ロ）路３ＬＩＣ１のブリ
ッジ回路の場合、ダイオード「、３とＤ４およびＤｌと
Ｄ２の接続点）はそれぞれ当該の加入者接続線路の心線
に接続されている。
オードから成るブリッジ回路が設け□ られている。このブリッジ回路の１つの対角線は（イン
タフェースＳ Ｌ Ｉ Ｃ札・粁朽応するブリッジ回路
においては対角点はダイオードＤ１とＤ３およびダイオ
ードＤ２とＤ４の接続点である）、３つのすべてのイン
タフェース回路に共通の給電線■１１とＶＡ２とに接続
されており、この給電線を介して給電電圧は図示されて
ない中央の給電電源からインタフェース回路自体に加わ
る。ダイオ−ぜはこの給電電圧によって通常の場合逆方
向にバイアスされている。ブリッジ回路の他方の対角点
（即ち前述のインタフェース（ロ）路３ＬＩＣ１のブリ
ッジ回路の場合、ダイオード「、３とＤ４およびＤｌと
Ｄ２の接続点）はそれぞれ当該の加入者接続線路の心線
に接続されている。
給電電圧は群毎に別個に設けられた阻止素子を介して給
電線路ｖ７１とＶ１２に供給され、その場合ここでは通
常順方向で作動されかつ過電圧の発生の場合阻止状態に
制御されるダイ万一−ＤａｌまたはＤａ２と、インダク
タンスを有す、ル回路素子Ｌ１またはＬ２との直列接続
が用いられている。
電線路ｖ７１とＶ１２に供給され、その場合ここでは通
常順方向で作動されかつ過電圧の発生の場合阻止状態に
制御されるダイ万一−ＤａｌまたはＤａ２と、インダク
タンスを有す、ル回路素子Ｌ１またはＬ２との直列接続
が用いられている。
また回路装置鱈給電線路Ｖ１１１Ｖ１２に接続されたブ
リッジ対１角点の接続点を、基準電位に、わ４．、Ｉえ
、、ｉ＊５Ｋｉｉｔう、い １別個に設けられた避雷
器素子を有する。図示の実施例においてこの避雷器素子
はそれぞれコンデンサＣとバリスタ■即ち電圧安定化抵
抗との並列接続で構成されている。
リッジ対１角点の接続点を、基準電位に、わ４．、Ｉえ
、、ｉ＊５Ｋｉｉｔう、い １別個に設けられた避雷
器素子を有する。図示の実施例においてこの避雷器素子
はそれぞれコンデンサＣとバリスタ■即ち電圧安定化抵
抗との並列接続で構成されている。
例えば宙の影響によって加入者接続線路ＴＬに過電圧が
生ずると、この電圧の極性に従って当該のダイオードブ
リッジの２つのダイオードは導通するので、このような
過電圧に基づき生ずる加入者接続線路の電荷を、避雷器
素子Ｃ／Ｖを介してアースに流すことがそきる。避雷器
素子の切換特性に基づき、漏れ電流用の低インピーダン
スの径路が形成され、かつ他方では上述のブリッジ対角
線上で電圧は比較的僅かしか増加しない、即ち雷の影響
の期間は僅かなのでこの影響に対応する最大電圧は発生
しないようになる。このためにコンデンサＣは重要であ
り、またバリスタは安定化作用を有する。それ故回路接
続点の直流電位は僅かしか変化せず、それによって上述
の接続点に接続されかつ直接に過電圧が加わらない他の
インタフェース回路は、誤動作するようなことはなくな
る。
生ずると、この電圧の極性に従って当該のダイオードブ
リッジの２つのダイオードは導通するので、このような
過電圧に基づき生ずる加入者接続線路の電荷を、避雷器
素子Ｃ／Ｖを介してアースに流すことがそきる。避雷器
素子の切換特性に基づき、漏れ電流用の低インピーダン
スの径路が形成され、かつ他方では上述のブリッジ対角
線上で電圧は比較的僅かしか増加しない、即ち雷の影響
の期間は僅かなのでこの影響に対応する最大電圧は発生
しないようになる。このためにコンデンサＣは重要であ
り、またバリスタは安定化作用を有する。それ故回路接
続点の直流電位は僅かしか変化せず、それによって上述
の接続点に接続されかつ直接に過電圧が加わらない他の
インタフェース回路は、誤動作するようなことはなくな
る。
また基本的には避雷器素子として、相応する容量値を有
するコンデンサを用いることもできる。然るにコンデン
サは、場合によっては大きな容量値を有する。図示され
たコンデンサとｌ々リスタｉの並列接続においては、コ
ンデンサは僅かな容量で十分である。またバリスタの代
りに、相応する電流−電圧特性を有するツェナーダイオ
ードまたは半導体回路を用いることができる。場合によ
ってはツェナーダイオードまたはパＩＪ 、Ｘりを挿入
接続するだけ、また付加的なコンデンサを有しない半導
体回路を挿入接続すれば十分である。
するコンデンサを用いることもできる。然るにコンデン
サは、場合によっては大きな容量値を有する。図示され
たコンデンサとｌ々リスタｉの並列接続においては、コ
ンデンサは僅かな容量で十分である。またバリスタの代
りに、相応する電流−電圧特性を有するツェナーダイオ
ードまたは半導体回路を用いることができる。場合によ
ってはツェナーダイオードまたはパＩＪ 、Ｘりを挿入
接続するだけ、また付加的なコンデンサを有しない半導
体回路を挿入接続すれば十分である。
阻止素子のダイオ−Ｙ Ｄａは前述のような過電・圧が
作用す場合阻止状態に移行するので、他のインタフェー
ス回路の群またはその他の、給電電源に接続された交換
局の構成部分への影響はなくなる。
作用す場合阻止状態に移行するので、他のインタフェー
ス回路の群またはその他の、給電電源に接続された交換
局の構成部分への影響はなくなる。
図は本発明による過電圧保護用回路装置の実施例を示す
回路略図である。 ５ＬＩＣＩ 、 ５ＬＩＣ２、５ＬＩＣ３・・・イン
タフェース回特開昭５８−１９５４２８（４）
回路略図である。 ５ＬＩＣＩ 、 ５ＬＩＣ２、５ＬＩＣ３・・・イン
タフェース回特開昭５８−１９５４２８（４）
Claims (1)
- 【特許請求の範囲】 １、 アナログ２線式加入者接続線路（ＴＬ ）を電話
交換局に接続するために半導体回路素子を用いて構成さ
れかつ群にまとめて給電電源に接続されたインタフェー
ス回路（例えば５ＬＩＣＩ〜５ＬＩＣ′５）の過電圧保
護用回路装置であって、前記回路装置はインタフェース
回路毎に、通常のように給電電圧によって逆方向にバイ
アス電圧を加えられるダイオード（例えばＤ１〜Ｄ４
）から成るダイオードブリッジ回路を有し、前記ダイオ
ードブリッジ回路は一方の対角点が当該の加入者接続線
路の２つの心線に接続されており、かつ他方の対角点に
は、複数のインタフェース回路に共通でありかつ過電圧
の発生の場合阻止状態に移行する少なくとも１つの阻止
素子（Ｄａ、Ｌ）を介して給電電圧を加えるようにし、
また前記回路装置はインタフニス回路の１つの群に共通
の避雷器回路素子を有し、過電圧の発生の場合漏れ電流
を、前記避雷器素子を介して前記ブリッジ回路の他方の
対角点から、基準電位が供給される接続点に流すように
した過電圧保護用回路装置において、避雷器素子（Ｃ＋
Ｖ）は過電圧の発生の場合それに接続されたブリッジ対
角点に生ずるサージ電圧を平滑にしおよび／または制限
するように構成されていることを特徴とする過電圧保護
回路装置。 ２、避雷器素子はコンデンサ（Ｃ）である特許 。 請求の範囲第１項記載の回路装置。 ６、 避雷器用回路素子はツェナーダイオードである特
許請求の範囲第１項記載の回路装置。 ４、避雷器素子はバリスタである特許請求の範囲第１項
記載の回路装置。 ５、避雷器素子を、電圧安定化半導体回路の形に構成し
た特許請求の範囲第１項記載の回路装置。 ６、 コンデンサ（Ｃ）にツェナータイオーｒｔたは
バリスタ（Ｖ）を並列に接続した特許請求の範囲第２項
記載の回路装置。 Ｚ コンデンサに電圧安定化半導体回路を並列に接続し
た特許請求の範囲第２項記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19823215551 DE3215551A1 (de) | 1982-04-26 | 1982-04-26 | Schaltungsanordnung fuer den ueberspannungsschutz von schnittstellenschaltungen |
| DE32155514 | 1982-04-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58195428A true JPS58195428A (ja) | 1983-11-14 |
Family
ID=6161994
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58071575A Pending JPS58195428A (ja) | 1982-04-26 | 1983-04-25 | インタフエ−ス回路の過電圧保護回路装置 |
| JP1991000958U Expired - Lifetime JP2535573Y2 (ja) | 1982-04-26 | 1991-01-17 | インタフェース回路の過電圧保護回路装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1991000958U Expired - Lifetime JP2535573Y2 (ja) | 1982-04-26 | 1991-01-17 | インタフェース回路の過電圧保護回路装置 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0092820B1 (ja) |
| JP (2) | JPS58195428A (ja) |
| AT (1) | ATE21593T1 (ja) |
| BR (1) | BR8302094A (ja) |
| DE (1) | DE3215551A1 (ja) |
| FI (1) | FI79427C (ja) |
| ZA (1) | ZA832886B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3340927A1 (de) * | 1983-11-11 | 1985-05-23 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur ableitung von ueberspannungen |
| DE3422995C1 (de) * | 1984-06-22 | 1985-11-21 | Telefonbau Und Normalzeit Gmbh, 6000 Frankfurt | Überspannungsschutz-Schaltungsanordnung für Fernmelde-, insbesondere Fernsprechleitungen |
| DE3814661A1 (de) * | 1988-04-29 | 1989-11-09 | Nixdorf Computer Ag | Einrichtung zum schalten der rufwechselspannung an teilnehmeranschlussleitungen |
| GB8827627D0 (en) * | 1988-11-25 | 1989-05-17 | Smiths Industries Plc | Electrical protection assemblies |
| DE4229891A1 (de) * | 1992-09-05 | 1994-03-10 | Volker Schoenfus | Passiver integrierter Schaltkreis |
| DE4310233C2 (de) * | 1993-03-30 | 2000-08-10 | Thyssen Aufzugswerke Gmbh | Schutzschaltung für induktive Verbraucher |
| DE4326596C2 (de) * | 1993-08-07 | 1997-07-17 | Sel Alcatel Ag | Schutzschaltungsanordnung für elektronische Teilnehmerschaltungen |
| DE10200830B4 (de) * | 2002-01-11 | 2006-01-12 | Robert Bosch Gmbh | Steuergerät mit Mitteln zur Erhöhung der Störfestigkeit |
| DE102006026803A1 (de) * | 2006-06-07 | 2007-12-13 | Deutsche Thomson-Brandt Gmbh | Schutzschaltung für eine Eingangsstufe |
| US8442213B2 (en) * | 2009-08-31 | 2013-05-14 | Microsemi Semiconductor (U.S.) Inc. | Method and apparatus for shared positive protection |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5217216B2 (ja) * | 1972-02-20 | 1977-05-13 | ||
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-
1982
- 1982-04-26 DE DE19823215551 patent/DE3215551A1/de active Granted
-
1983
- 1983-04-22 EP EP83103968A patent/EP0092820B1/de not_active Expired
- 1983-04-22 AT AT83103968T patent/ATE21593T1/de active
- 1983-04-25 BR BR8302094A patent/BR8302094A/pt not_active IP Right Cessation
- 1983-04-25 FI FI831401A patent/FI79427C/fi not_active IP Right Cessation
- 1983-04-25 JP JP58071575A patent/JPS58195428A/ja active Pending
- 1983-04-25 ZA ZA832886A patent/ZA832886B/xx unknown
-
1991
- 1991-01-17 JP JP1991000958U patent/JP2535573Y2/ja not_active Expired - Lifetime
Patent Citations (1)
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|---|---|---|---|---|
| JPS56148131A (en) * | 1980-04-21 | 1981-11-17 | Nippon Telegraph & Telephone | Lateral surge absorbing circuit |
Also Published As
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| EP0092820A1 (de) | 1983-11-02 |
| FI79427B (fi) | 1989-08-31 |
| JP2535573Y2 (ja) | 1997-05-14 |
| ZA832886B (en) | 1984-01-25 |
| BR8302094A (pt) | 1983-12-27 |
| JPH0454439U (ja) | 1992-05-11 |
| DE3215551C2 (ja) | 1992-01-23 |
| FI79427C (fi) | 1989-12-11 |
| FI831401L (fi) | 1983-10-27 |
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