JPS58193657U - セラミツク配線基板 - Google Patents

セラミツク配線基板

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Publication number
JPS58193657U
JPS58193657U JP9037682U JP9037682U JPS58193657U JP S58193657 U JPS58193657 U JP S58193657U JP 9037682 U JP9037682 U JP 9037682U JP 9037682 U JP9037682 U JP 9037682U JP S58193657 U JPS58193657 U JP S58193657U
Authority
JP
Japan
Prior art keywords
wiring board
power supply
ceramic wiring
semiconductor chips
thin plate
Prior art date
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Pending
Application number
JP9037682U
Other languages
English (en)
Inventor
憲明 角
Original Assignee
三菱電機株式会社
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Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP9037682U priority Critical patent/JPS58193657U/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図1ま、従来構造の半導体チップを複数個装着しへ
セラミック配線基板の展開してあられした斜視図、第2
a図は、同じく半導体チップの個別試験時を示す拡大平
面図、第2b図は、前回のA−A’切断面図、第3図は
、この考案の実施例を示す展開してあられした斜視図、
第4図は、同じく半導体チップ相互のインタフェイス部
分の接続を示す回路図である。 1・・・半導体チップ、1a・・・この考案に係る試験
対象半導体チップ、1b・・・同じく対象外半導体チッ
プ、2・・・チップ信号端子、3・・・チップ電源端子
、4. 5. 6. 7. 8・・・セラミック薄板、
9・・・GNDパターン、9a・・・この考案に係るG
NDパターン、10・・・電源パターン、10a・・・
この考案に係る電源パターン、11・・・GND用スル
ーホール、12・・・電源用スルーホール、13・・・
外部端子、14・・・チップ信号端子、15・・・信号
用スルーホール、16・・・信号用配線、17・・・テ
スタ一端子、18・・・パッド、13a・・・給電用外
部端子、19・・・外部端子に施す配線、20・・・イ
ンタフェイス部分の信号配線。 第1図 第3図

Claims (1)

    【実用新案登録請求の範囲】
  1. 最上層のセラミック薄板に複数の半導体チップを装着す
    るとともに、最下層のセラミック薄板に外部端子を突設
    して多層に構成し、前記半導体チップ各々または数個の
    単位開成いは給電パターン別に分割してGNDパターン
    および電源パターンを配設し給電を個別に行なえるよう
    にしたことを特徴とするセラミック配線基板。
JP9037682U 1982-06-17 1982-06-17 セラミツク配線基板 Pending JPS58193657U (ja)

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JP9037682U JPS58193657U (ja) 1982-06-17 1982-06-17 セラミツク配線基板

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JP9037682U JPS58193657U (ja) 1982-06-17 1982-06-17 セラミツク配線基板

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JPS58193657U true JPS58193657U (ja) 1983-12-23

Family

ID=30098895

Family Applications (1)

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JP9037682U Pending JPS58193657U (ja) 1982-06-17 1982-06-17 セラミツク配線基板

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