JPS58191535A - 時分割２線双方向中継器 - Google Patents
時分割２線双方向中継器Info
- Publication number
- JPS58191535A JPS58191535A JP7481582A JP7481582A JPS58191535A JP S58191535 A JPS58191535 A JP S58191535A JP 7481582 A JP7481582 A JP 7481582A JP 7481582 A JP7481582 A JP 7481582A JP S58191535 A JPS58191535 A JP S58191535A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- transmission line
- input
- switching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/36—Repeater circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
時分割中継伝送を行うだめの中継器に関するものである
。
。
従来時分割２線双方向の伝送は中継器を用いることが不
可能であった。それは中継器は一方向の信号を増幅する
機能しか持っていないためである。
可能であった。それは中継器は一方向の信号を増幅する
機能しか持っていないためである。
そしてこのような中継器を仮に２個反対向きに並べたと
しても，中継器本体が２倍になるだけでなく，伝送路と
の接続に難点がある。このため従来はケーブル損失が距
離と共に大となり，遠距離通信を行うことができなかっ
た。
しても，中継器本体が２倍になるだけでなく，伝送路と
の接続に難点がある。このため従来はケーブル損失が距
離と共に大となり，遠距離通信を行うことができなかっ
た。
したがって本発明の目的は時分割２線双方向の伝送方式
において効果的に用いられる中継器を得ようとするもの
である。
において効果的に用いられる中継器を得ようとするもの
である。
本発明によれば２時分割により２線で双方向に信号を伝
送する伝送方式において用いる中継器であって、伝送路
の中間に該伝送路を第１の側の伝送路と第２の側の伝送
路に分けて配設された一方向の中継回路と、この中継回
路の入力側と出力側に個々に共通端子を接続して設けら
れ制御信号により制御されて一方の切替端子と他方の切
替端子の間で可逆的に同時に切替わる第１および第２の
２つのスイッチ回路を含み、該第１のスイッチ回路の一
方の切替端子と該第２のスイッチ回路の他方の切替端子
を前＼記第１の側の伝送路に接続し該第１のスイッチ回
路の他方の切替端子と該第２のスイッチ回路の一方の切
替端子を前記第２の側の伝送路に接続するように構成し
た回路切替手段と。
送する伝送方式において用いる中継器であって、伝送路
の中間に該伝送路を第１の側の伝送路と第２の側の伝送
路に分けて配設された一方向の中継回路と、この中継回
路の入力側と出力側に個々に共通端子を接続して設けら
れ制御信号により制御されて一方の切替端子と他方の切
替端子の間で可逆的に同時に切替わる第１および第２の
２つのスイッチ回路を含み、該第１のスイッチ回路の一
方の切替端子と該第２のスイッチ回路の他方の切替端子
を前＼記第１の側の伝送路に接続し該第１のスイッチ回
路の他方の切替端子と該第２のスイッチ回路の一方の切
替端子を前記第２の側の伝送路に接続するように構成し
た回路切替手段と。
前記中継回路に前記信号が入力しているか否かを検出す
る手段と、 ″。 前記信号の入力が検出され
ないときは前記第１および第２のスイッチ回路を同時に
所定の周期で切替えるが前記信号の入力が検出されると
前記所定の周期の切替えを停止させるような信号を前記
制御信号として発する制御手段とを備えた時分割２線双
方向中継器が得られる。
る手段と、 ″。 前記信号の入力が検出され
ないときは前記第１および第２のスイッチ回路を同時に
所定の周期で切替えるが前記信号の入力が検出されると
前記所定の周期の切替えを停止させるような信号を前記
制御信号として発する制御手段とを備えた時分割２線双
方向中継器が得られる。
次に図面を参照して詳細に説明する。
第１図は本発明の一実施例である中継器の構成を示しだ
図である。第１図において、１０は本発明による中継器
、１１と１２は中継器で分断した第１および第２の側の
伝送路である。ここで中継器１０の構成を説明すると、
中継回路２１は実質的には従来の中継器と同じであるが
、異る点はこの回路に入力信号が入っていることを検出
するだめの端子を有していることである。入力検出信号
発生回路２２は前記の端子から中継回路１０に伝送すべ
き信号が入ると入力検出信号を発する回路である。なお
中継回路２１内に入力があることを信号としてあられす
機構そのものは中継回路２１内に設けてもよく、或いは
入力検出信号発生回路内に設けてもよく、後者の場合前
記の端子は中継回路内の増幅部の出力側の１点に接続す
るだけでよく、或いは特別の端子を設けることなく中継
回路出力端子をそのまま利用してもよい。
図である。第１図において、１０は本発明による中継器
、１１と１２は中継器で分断した第１および第２の側の
伝送路である。ここで中継器１０の構成を説明すると、
中継回路２１は実質的には従来の中継器と同じであるが
、異る点はこの回路に入力信号が入っていることを検出
するだめの端子を有していることである。入力検出信号
発生回路２２は前記の端子から中継回路１０に伝送すべ
き信号が入ると入力検出信号を発する回路である。なお
中継回路２１内に入力があることを信号としてあられす
機構そのものは中継回路２１内に設けてもよく、或いは
入力検出信号発生回路内に設けてもよく、後者の場合前
記の端子は中継回路内の増幅部の出力側の１点に接続す
るだけでよく、或いは特別の端子を設けることなく中継
回路出力端子をそのまま利用してもよい。
スイッチ制御回路２３は周期がたとえば１秒程度でデー
−ティがほぼ５０チの矩形波パルスを発生ト茨に説明す
るスイッチ回路を制御し、上記の入力検出信号を受けて
いる間は前記の機能を停止して信号を受けたときの°′
ｌ”又は°′０”の出力信号をそのまま保持する機能を
有している。第１および第２の２つのスイッチ回路２４
と２５は、“ｌ″の信号を受けると例えば図に示すよう
に一方の切替接点ａに接続しており、°“０”の信号を
受けると他方の切替接点すに接続されるように構成され
ている。そして第１の側の伝送路１１は第１のスイッチ
回路２４の切替接点ａと第２のスイッチ回路２５の切替
接点すに接続され、第２の側の伝送路１２は第１のスイ
ッチ回路２４の切替接点すと第２のスイッチ回路２５の
切替接点ａにそれぞれ接続されている。
−ティがほぼ５０チの矩形波パルスを発生ト茨に説明す
るスイッチ回路を制御し、上記の入力検出信号を受けて
いる間は前記の機能を停止して信号を受けたときの°′
ｌ”又は°′０”の出力信号をそのまま保持する機能を
有している。第１および第２の２つのスイッチ回路２４
と２５は、“ｌ″の信号を受けると例えば図に示すよう
に一方の切替接点ａに接続しており、°“０”の信号を
受けると他方の切替接点すに接続されるように構成され
ている。そして第１の側の伝送路１１は第１のスイッチ
回路２４の切替接点ａと第２のスイッチ回路２５の切替
接点すに接続され、第２の側の伝送路１２は第１のスイ
ッチ回路２４の切替接点すと第２のスイッチ回路２５の
切替接点ａにそれぞれ接続されている。
いま伝送路にいずれの方向の信号もない状態を考えると
、入力検出信号発生回路２２は入力検出信号を発せず、
制御回路２３は矩形波パルスを１秒程度の所定の周期で
発生している。したがって両スイッチ回路２４と２５は
その周期で同時に≠都峰切替えられている。こういう状
態においていま第１の側の伝送路１１から信号が送られ
てくると、その時点で両スイッチ回路２４．２５が第１
図に示すような切替接点ａで接続されていれば即座に、
もし他方の切替接点すに接続されていれば接点ａに切替
わるまでの最大約０．５秒以内に、中継回路２１に入る
。これにより入力検出信号発生回路２２は出力を発し、
制御回路２３の矩形波・ぐルス送出機能を停止させ２両
スイッチ回路１４と１５は第１図に示したような形で停
止する。従って第１の側の伝送路１１からの信号は第１
のスイッチ回路２４を通り中継回路２１で増幅され第２
のスイッチ回路２５を経て第２の側の伝送路１２に送出
される。
、入力検出信号発生回路２２は入力検出信号を発せず、
制御回路２３は矩形波パルスを１秒程度の所定の周期で
発生している。したがって両スイッチ回路２４と２５は
その周期で同時に≠都峰切替えられている。こういう状
態においていま第１の側の伝送路１１から信号が送られ
てくると、その時点で両スイッチ回路２４．２５が第１
図に示すような切替接点ａで接続されていれば即座に、
もし他方の切替接点すに接続されていれば接点ａに切替
わるまでの最大約０．５秒以内に、中継回路２１に入る
。これにより入力検出信号発生回路２２は出力を発し、
制御回路２３の矩形波・ぐルス送出機能を停止させ２両
スイッチ回路１４と１５は第１図に示したような形で停
止する。従って第１の側の伝送路１１からの信号は第１
のスイッチ回路２４を通り中継回路２１で増幅され第２
のスイッチ回路２５を経て第２の側の伝送路１２に送出
される。
第１の側の伝送路１１からの信号が終ると先に述ベノζ
ような信号が全くない状態に戻り、スイッチ回路２４と
２５はほぼ１秒を周期として奏寺ホ切替わっている。次
にもし第２の側の伝送路１２から信号がくれば１両スイ
ツチ回路２４と２５は第１図とは逆に切替接点すに接続
された状態で停止し、信号は第１のスイッチ回路２４を
通シ中継回路２１で増幅され第２のスイッチ回路２４を
経て第１の側の伝送路１１に伝送される。逆にもし再び
第１の側の伝送路１１から信号がきたとすると、先と全
く同じ動作で増幅さ“れ第２の側の伝送路１２に伝送さ
れる。
ような信号が全くない状態に戻り、スイッチ回路２４と
２５はほぼ１秒を周期として奏寺ホ切替わっている。次
にもし第２の側の伝送路１２から信号がくれば１両スイ
ツチ回路２４と２５は第１図とは逆に切替接点すに接続
された状態で停止し、信号は第１のスイッチ回路２４を
通シ中継回路２１で増幅され第２のスイッチ回路２４を
経て第１の側の伝送路１１に伝送される。逆にもし再び
第１の側の伝送路１１から信号がきたとすると、先と全
く同じ動作で増幅さ“れ第２の側の伝送路１２に伝送さ
れる。
以上のようにして信号がどちらの側の伝送路からきても
１個の中継器で増幅され相手の伝送路に送られ、双方向
中継器としての機能を発揮することができる。そしてこ
の中継器は２線の伝送系の中にその距離に応じていくつ
でも置くことができる。ただし最大待ち時間は１つ毎に
加算される。
１個の中継器で増幅され相手の伝送路に送られ、双方向
中継器としての機能を発揮することができる。そしてこ
の中継器は２線の伝送系の中にその距離に応じていくつ
でも置くことができる。ただし最大待ち時間は１つ毎に
加算される。
上記の実施例においては制御回路の矩形波・ぐルス発生
の周期を０５〜１秒、すなわち最大待ち時間を０．２５
〜０．５秒としだがこれに限られるものではなく任意で
ある。ただ中継器を複数段ければ最大待ち時間が加算さ
れるので、数が多くなるに従って中継器そのものの最大
待ち時間を小さくする必要がある。また矩形波ｉｅルス
のデユーティも５０％である必要はない。更に波形も矩
形波である必要はないが２機能的には矩形波またはそれ
に近い波形が好ましい。要はスイッチ回路の切替えを確
実に行なうものであればよい。
の周期を０５〜１秒、すなわち最大待ち時間を０．２５
〜０．５秒としだがこれに限られるものではなく任意で
ある。ただ中継器を複数段ければ最大待ち時間が加算さ
れるので、数が多くなるに従って中継器そのものの最大
待ち時間を小さくする必要がある。また矩形波ｉｅルス
のデユーティも５０％である必要はない。更に波形も矩
形波である必要はないが２機能的には矩形波またはそれ
に近い波形が好ましい。要はスイッチ回路の切替えを確
実に行なうものであればよい。
以上の説明で明らかな様に２本発明の時分割２線双方向
中継器を用いたならば、今まで無中継伝送で距離的に制
限を受けていた時分割伝送方式に於て、伝送路長の延長
が可能となる。
中継器を用いたならば、今まで無中継伝送で距離的に制
限を受けていた時分割伝送方式に於て、伝送路長の延長
が可能となる。
第１図は本発明の一実施例の構成を示す図である。
記号の説明、１ｏは中継器、１１と１２は第１と第２の
側の伝送路、２１は中継回路、２２は入力検出信号発生
回路、２３はスイッチ制御回路。 ２４と２５は第１および第２のスイッチ回路をそれぞれ
あられしている。
側の伝送路、２１は中継回路、２２は入力検出信号発生
回路、２３はスイッチ制御回路。 ２４と２５は第１および第２のスイッチ回路をそれぞれ
あられしている。
Claims (1)
- 【特許請求の範囲】 １、時分割により２線で双方向に信号を伝送する伝送方
式において用いる中継器であって、伝送路の中間に該伝
送路を第１の側の伝送路と第２の側の伝送路に分けて配
設された一方向の中継回路と、この中継回路の入力側と
出力側に個々に共通端子を接続して設けらへ制御信号に
より制御されて一方の切替端子と他方の切替端子の間で
可逆的に同時に切替わる第１および第２の２つのスイ。 子回路を含み、該第１のスイッチ回路の一方の切替端子
と該第２のスイッチ回路の他方の切替端子を前記第１の
側の伝送路に接続し該第１のスイ。 子回路の他方の切替端子と該第２のスイッチ回路の一方
の切替端子を前記第２の側の伝送路に接続するように構
成した回路切替手段と、前記中継回路に前記信号が入力
しているか否かを検出する手段と、前記信号の入力が検
出されないときは前記第１および第２のスイッチ回路を
同時に所定の周期で切替えるが前記信号の入力が検出さ
れると前記所定の周期の切替えを停止させるような信号
を前記制御信号として発する制御手段とを備えた時分割
２線双方向中継器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7481582A JPS58191535A (ja) | 1982-05-04 | 1982-05-04 | 時分割２線双方向中継器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7481582A JPS58191535A (ja) | 1982-05-04 | 1982-05-04 | 時分割２線双方向中継器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58191535A true JPS58191535A (ja) | 1983-11-08 |
Family
ID=13558180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7481582A Pending JPS58191535A (ja) | 1982-05-04 | 1982-05-04 | 時分割２線双方向中継器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191535A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4695740A (en) * | 1984-09-26 | 1987-09-22 | Xilinx, Inc. | Bidirectional buffer amplifier |
| US4713557A (en) * | 1984-09-26 | 1987-12-15 | Xilinx, Inc. | Bidirectional buffer amplifier |
| US4870302A (en) * | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| JPH0470221A (ja) * | 1990-07-11 | 1992-03-05 | Nec Corp | ライン信号の増幅中継方式 |
| US6664807B1 (en) | 2002-01-22 | 2003-12-16 | Xilinx, Inc. | Repeater for buffering a signal on a long data line of a programmable logic device |
-
1982
- 1982-05-04 JP JP7481582A patent/JPS58191535A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4870302A (en) * | 1984-03-12 | 1989-09-26 | Xilinx, Inc. | Configurable electrical circuit having configurable logic elements and configurable interconnects |
| US4695740A (en) * | 1984-09-26 | 1987-09-22 | Xilinx, Inc. | Bidirectional buffer amplifier |
| US4713557A (en) * | 1984-09-26 | 1987-12-15 | Xilinx, Inc. | Bidirectional buffer amplifier |
| JPH0470221A (ja) * | 1990-07-11 | 1992-03-05 | Nec Corp | ライン信号の増幅中継方式 |
| US6664807B1 (en) | 2002-01-22 | 2003-12-16 | Xilinx, Inc. | Repeater for buffering a signal on a long data line of a programmable logic device |
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