JPS58186845A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS58186845A JPS58186845A JP7094982A JP7094982A JPS58186845A JP S58186845 A JPS58186845 A JP S58186845A JP 7094982 A JP7094982 A JP 7094982A JP 7094982 A JP7094982 A JP 7094982A JP S58186845 A JPS58186845 A JP S58186845A
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- JP
- Japan
- Prior art keywords
- branch
- address
- microinstruction
- holding register
- field
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/261—Microinstruction address formation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野の説明）
本発明は情報処理装ｆＥ？に使用するマイクロプログラ
ム制御装置、特に条件付き分岐の制御方式のマイクロプ
ログラム制御装置に関する。
ム制御装置、特に条件付き分岐の制御方式のマイクロプ
ログラム制御装置に関する。
（従来技術の説明）
従来、この種のマイクロプログラムｔｌｌ＋ 御装置ｔ
における制御起上げ装置の接置は、情報処理装置の性能
向上を計るためにどうしても大容酸化する傾向があって
記・ｍ素子数が増加する。このため、回路内での制御信
号の遅延が大きくなると云う問題点がある。時に、条件
付き分岐制ｉ卸に関しては、分岐命令を解読して分岐条
件を判断し、分岐先を決定すると云う、ｂわゆる分岐動
作を高速化するためには多大のハードウェアを必要とす
るが、ハードウェア滑に制限がある場合には分岐の動作
を次のクロックで行わなければならないため、マイクロ
プログラム制御装置では性能の低下を招くという欠点が
あった。
における制御起上げ装置の接置は、情報処理装置の性能
向上を計るためにどうしても大容酸化する傾向があって
記・ｍ素子数が増加する。このため、回路内での制御信
号の遅延が大きくなると云う問題点がある。時に、条件
付き分岐制ｉ卸に関しては、分岐命令を解読して分岐条
件を判断し、分岐先を決定すると云う、ｂわゆる分岐動
作を高速化するためには多大のハードウェアを必要とす
るが、ハードウェア滑に制限がある場合には分岐の動作
を次のクロックで行わなければならないため、マイクロ
プログラム制御装置では性能の低下を招くという欠点が
あった。
（発明の詳細な説明）
本発明の目的は１条件付き分岐命令があると一方向へ予
測分岐し、分岐先アドレスと分岐条件とを比較し、一致
してｂればその壕まマイクロプログラムを実行［７、一
致してｂ々ければ直チニマイクロプログラムの実行を抑
ＩＦシて正しい分岐先のマイクロ命令を読み直して実行
を再開し、これによって上記欠点を解決して少ないハー
ドウェア着で性能低下を最小限にすることができるよう
に構成したマイクロプログラム制御装置を提供すること
にある。
測分岐し、分岐先アドレスと分岐条件とを比較し、一致
してｂればその壕まマイクロプログラムを実行［７、一
致してｂ々ければ直チニマイクロプログラムの実行を抑
ＩＦシて正しい分岐先のマイクロ命令を読み直して実行
を再開し、これによって上記欠点を解決して少ないハー
ドウェア着で性能低下を最小限にすることができるよう
に構成したマイクロプログラム制御装置を提供すること
にある。
（発明の構成と作用の説明）
本発明によるマイクロプログラム制御装置ではマイクロ
命令語を使って制御を性力、実行されるべきマイクロプ
ログラムに含まれているマイクロ命令語には、分岐条件
を表わす分岐ビットを含み、次に実行されるべきマイク
ロ命令が格納されてしるアドレスを指示するだめのアド
レスフィールドと、分岐命令を表わすだめの分岐命令フ
ィールドと、軸数の実行制御フィールドとが含まれてい
る。
命令語を使って制御を性力、実行されるべきマイクロプ
ログラムに含まれているマイクロ命令語には、分岐条件
を表わす分岐ビットを含み、次に実行されるべきマイク
ロ命令が格納されてしるアドレスを指示するだめのアド
レスフィールドと、分岐命令を表わすだめの分岐命令フ
ィールドと、軸数の実行制御フィールドとが含まれてい
る。
本発明によるマイクロプログラム制御装Ｎは制御記憶装
置と、マイクロ命令保持レジスタと、ｍｌのアドレス保
持レジスタと、第２のアドレス保持レジスタと、比較器
と、デコーダと、ＡＮＤゲートと、フリップフロップと
、選択器とを具備して構成したものである。制御記憶装
置は複数のマイクロ命令語を格納するだめのもので、マ
イクロ命令保持レジスタ、第１および第２のアドレス保
持レジスタ、ならびに比較器にマイクロ命令語を供給す
る。マイクロ命令保持レジスタは制御記憶装置から読出
されたマイクロ命令語に含まれて−る分岐命令フィール
ドと、籾数の実行制御フィールドとを保持する回路であ
る。第１のアドレス保持レジスタには、読出されたマイ
クロ命令語に含まれているアト１／スフイールドを保持
する。第２のアドレス保持レジスタには、アドレスフィ
ールドに含まれて−る分岐ビットを分岐条件に置換えて
保持する回路である。比較器は分岐ビットの値と外部分
岐条件とを比較する回路である。デコーダはマイクロ命
令保持レジスタに保持されている分岐命令フィールドを
解読する回路である。ＡＮＤゲートはデコーダの出力と
比較器の予測分岐不成功出力が一致した場合に、マイク
ロプログラムの実行を抑止するだめの回路である。フリ
ップフロップはマイクロ命令保持レジスタの内容を無効
にするため、実行抑止情報を保持するだめの回路である
。選択器はフリップフロップにセットされている値に応
じて第１のアドレス保持レジスタの内容、または第２の
アドレス保持レジスタの内容のいずれかを選択し、読出
しアドレスとして出力する回路である。
置と、マイクロ命令保持レジスタと、ｍｌのアドレス保
持レジスタと、第２のアドレス保持レジスタと、比較器
と、デコーダと、ＡＮＤゲートと、フリップフロップと
、選択器とを具備して構成したものである。制御記憶装
置は複数のマイクロ命令語を格納するだめのもので、マ
イクロ命令保持レジスタ、第１および第２のアドレス保
持レジスタ、ならびに比較器にマイクロ命令語を供給す
る。マイクロ命令保持レジスタは制御記憶装置から読出
されたマイクロ命令語に含まれて−る分岐命令フィール
ドと、籾数の実行制御フィールドとを保持する回路であ
る。第１のアドレス保持レジスタには、読出されたマイ
クロ命令語に含まれているアト１／スフイールドを保持
する。第２のアドレス保持レジスタには、アドレスフィ
ールドに含まれて−る分岐ビットを分岐条件に置換えて
保持する回路である。比較器は分岐ビットの値と外部分
岐条件とを比較する回路である。デコーダはマイクロ命
令保持レジスタに保持されている分岐命令フィールドを
解読する回路である。ＡＮＤゲートはデコーダの出力と
比較器の予測分岐不成功出力が一致した場合に、マイク
ロプログラムの実行を抑止するだめの回路である。フリ
ップフロップはマイクロ命令保持レジスタの内容を無効
にするため、実行抑止情報を保持するだめの回路である
。選択器はフリップフロップにセットされている値に応
じて第１のアドレス保持レジスタの内容、または第２の
アドレス保持レジスタの内容のいずれかを選択し、読出
しアドレスとして出力する回路である。
（発明の詳細な説明）
第１図において、制御記憶装ｗ１は複数のマイクロ命令
を格納するものである。第２図に示すマイクロ命令の実
行制御フィールド２１と分岐命令フィールド２２とは信
号線１０１を介してマイクロ命令保持レジスタ２に導か
れている。また、アドレスフィールド２３は分岐ビット
２４を含み、信号線１０２を介して第１のアドレス保持
レジスタ３に導かれている。同じく、アドレスフィール
ド２３は結線１０３を介して第２のアドレス保持レジス
タ４にも導かれて層る。比較器６の一方の入力端子には
制御紀憶装ｗ１からの分岐ビット２４が信号線１０４を
介して導かれてｂて、他方の入力端子には外部分岐条件
が信号線１０５を介して導かれている。また、比較器６
からはこれら２人力が排他的な値の時のみ状態１が出力
されるように構成されている。１ぎ号線１０５上の外部
分岐条件は第２のアドレス保持レジスタ４の最下位ビッ
トにも導かれて論る。マイクロ命令保持レジスタ２の分
岐命令フィールド２２は旧号線１（１９を介してデコー
ダ５に導かれている。ＡＮＤゲート回路７の一方の入力
端子にはデコーダ５の出力が信号線１１０を介して導か
れており、他方の入力端子に比較器６の出力が信号線１
（）６を介して導かれている。フリップフロップ８には
ＡＮＤゲート回路７の出力が信号線Ｉｌｌを介して導か
れており、信号線１１１上の信号が状態１になるとマイ
クロプログラムの実行を抑止する機能もある。またフリ
ップフロップ８はｌクロック分だけ出力の状態がｌにな
り、この出力が状Ｂ１になるとマイクロ命令保持レジス
タ２の内容を無効姉する機能も兼ね備えて論る。フリッ
プフロップ８の出力は選択器９の選択信号でもある。選
択器９は２人力形の選択器であり、一方の入力端子には
第１のアドレス保持レジスタ３が信号線１（１８を介し
て接 “続され、他方の端子には第２のアドレ
ス保持レジスタ４が信号１ｊｌｌ１７を介して接続され
てＩ／−する。
を格納するものである。第２図に示すマイクロ命令の実
行制御フィールド２１と分岐命令フィールド２２とは信
号線１０１を介してマイクロ命令保持レジスタ２に導か
れている。また、アドレスフィールド２３は分岐ビット
２４を含み、信号線１０２を介して第１のアドレス保持
レジスタ３に導かれている。同じく、アドレスフィール
ド２３は結線１０３を介して第２のアドレス保持レジス
タ４にも導かれて層る。比較器６の一方の入力端子には
制御紀憶装ｗ１からの分岐ビット２４が信号線１０４を
介して導かれてｂて、他方の入力端子には外部分岐条件
が信号線１０５を介して導かれている。また、比較器６
からはこれら２人力が排他的な値の時のみ状態１が出力
されるように構成されている。１ぎ号線１０５上の外部
分岐条件は第２のアドレス保持レジスタ４の最下位ビッ
トにも導かれて論る。マイクロ命令保持レジスタ２の分
岐命令フィールド２２は旧号線１（１９を介してデコー
ダ５に導かれている。ＡＮＤゲート回路７の一方の入力
端子にはデコーダ５の出力が信号線１１０を介して導か
れており、他方の入力端子に比較器６の出力が信号線１
（）６を介して導かれている。フリップフロップ８には
ＡＮＤゲート回路７の出力が信号線Ｉｌｌを介して導か
れており、信号線１１１上の信号が状態１になるとマイ
クロプログラムの実行を抑止する機能もある。またフリ
ップフロップ８はｌクロック分だけ出力の状態がｌにな
り、この出力が状Ｂ１になるとマイクロ命令保持レジス
タ２の内容を無効姉する機能も兼ね備えて論る。フリッ
プフロップ８の出力は選択器９の選択信号でもある。選
択器９は２人力形の選択器であり、一方の入力端子には
第１のアドレス保持レジスタ３が信号線１（１８を介し
て接 “続され、他方の端子には第２のアドレ
ス保持レジスタ４が信号１ｊｌｌ１７を介して接続され
てＩ／−する。
選択信号はフリップフロップ８から信号線１１２を介し
て導かれ、信号線１１２の状態が０々らば第１のアドレ
ス保持レジスタ３を選択し、信号１ｍ １１１の状態が
１ならば第２のアドレス保持レジスタ４を選択する様に
構成しである。選択器９の出力は制御記憶装置ｌの読出
しアドレスとなる様に、信号線１１３を介して制御記憶
装ｕｌに導かれている。
て導かれ、信号線１１２の状態が０々らば第１のアドレ
ス保持レジスタ３を選択し、信号１ｍ １１１の状態が
１ならば第２のアドレス保持レジスタ４を選択する様に
構成しである。選択器９の出力は制御記憶装置ｌの読出
しアドレスとなる様に、信号線１１３を介して制御記憶
装ｕｌに導かれている。
第２図におけるマイクロ命令の構成は、第１ビツト〜第
にビットまでが演算と央竹するための実行制御フィール
ド２１であり、第（１日）ビット〜ｇｒｎビットまでが
分岐命令フィールドであり、第（ｍ−４−１）ピットル
第ｎビットまでがアドレスフィールド２３である。また
、アドレスフィールド２３の最下位ビットｎが分岐ビッ
ト２４である。本発明では説明を簡単にするため、１ビ
ツトのみを分岐ビットとして定義１〜で因るが、分岐ビ
ットを２ビツトにすれば４方向への分岐、３ビツトにす
れば８方向への分岐がそれぞれ可能である。まだ、アド
レスフィールド２３は分岐ビット２４を含み、制御記憶
装置ｆ １の内部のすべての場所から読出しが可能であ
る。
にビットまでが演算と央竹するための実行制御フィール
ド２１であり、第（１日）ビット〜ｇｒｎビットまでが
分岐命令フィールドであり、第（ｍ−４−１）ピットル
第ｎビットまでがアドレスフィールド２３である。また
、アドレスフィールド２３の最下位ビットｎが分岐ビッ
ト２４である。本発明では説明を簡単にするため、１ビ
ツトのみを分岐ビットとして定義１〜で因るが、分岐ビ
ットを２ビツトにすれば４方向への分岐、３ビツトにす
れば８方向への分岐がそれぞれ可能である。まだ、アド
レスフィールド２３は分岐ビット２４を含み、制御記憶
装置ｆ １の内部のすべての場所から読出しが可能であ
る。
本発明では、各マイクロ命令は第２図に示す構成を有す
るので、この各マイクロ命令がデータ語を構成する。従
って、制御記憶装［１の内部には複数語のマイクロ命令
が格納されている。
るので、この各マイクロ命令がデータ語を構成する。従
って、制御記憶装［１の内部には複数語のマイクロ命令
が格納されている。
以上の構成に従い１本発明の動作を以下に詳細に説４明
する。マイクロプログラムの第１ステツプでは、マイク
ロ命令保持レジスタ３ヘソフトウエア命令によって決定
される固定値が格納され、同時にフリップフロップ８が
リセットされる。
する。マイクロプログラムの第１ステツプでは、マイク
ロ命令保持レジスタ３ヘソフトウエア命令によって決定
される固定値が格納され、同時にフリップフロップ８が
リセットされる。
まず１分岐を行わなｌ場合について説明する。
この場合、フリップフロップ８の出力状態は０に保たれ
ているので、選択器９は第１のアドレス保持レジスタ３
を選択している。従って、第１のアドレス保持レジスタ
３の内容に応じて制御記憶装置ｌの内部のマイクロ命令
を読出し、マイクロ命令保持レジスタ２および第１のア
ドレス保持レジスタ３にセットする。この時、同時に第
２のアドレス保持レジスタ４にも読出された値がセット
されるが１分岐命令では々いので無視される。デコーダ
５は分岐命令を解読するためのものであるが、ことでは
分岐命令が実行されてはいないので、信号線１１１１上
の信号の状態は（）に保たれて粘る。依って、比較器６
の出力の価が何であろうともＡＮＤ回路７の出力も状態
０となり、マイクロ命令は正常に実行される。次のステ
ップではフリップフロップ８の出力状態が０に保たれて
いるため、第１のアドレス保持レジスタ３の内容に応じ
て次のマイクロ命令が読出され、順次、上と同様なシー
ケンスでこのマイクロ命令が実行される。
ているので、選択器９は第１のアドレス保持レジスタ３
を選択している。従って、第１のアドレス保持レジスタ
３の内容に応じて制御記憶装置ｌの内部のマイクロ命令
を読出し、マイクロ命令保持レジスタ２および第１のア
ドレス保持レジスタ３にセットする。この時、同時に第
２のアドレス保持レジスタ４にも読出された値がセット
されるが１分岐命令では々いので無視される。デコーダ
５は分岐命令を解読するためのものであるが、ことでは
分岐命令が実行されてはいないので、信号線１１１１上
の信号の状態は（）に保たれて粘る。依って、比較器６
の出力の価が何であろうともＡＮＤ回路７の出力も状態
０となり、マイクロ命令は正常に実行される。次のステ
ップではフリップフロップ８の出力状態が０に保たれて
いるため、第１のアドレス保持レジスタ３の内容に応じ
て次のマイクロ命令が読出され、順次、上と同様なシー
ケンスでこのマイクロ命令が実行される。
次に分岐を行う場合につ−て説明する。分岐は、信号線
１（）５に現れだ外部分岐条件と分岐ビット２４の値と
が一致しているか否かで異なる。
１（）５に現れだ外部分岐条件と分岐ビット２４の値と
が一致しているか否かで異なる。
最初に、分岐の予測が成功した場合について説明する。
上記動作中に分岐命令が故山された場合には、デコーダ
５によって分岐命令フィールドが解読されて信号線１１
０上の信号が状態ｌになる。いっぽう、信号線１（）５
に現れた外部分岐条件と分岐ビット２４のｆ的が一致し
ていれは、比較器６の出力は状態０であるため、ＡＮＤ
ゲート回路７の出力は状態０である。よってｉｔｌ 記
の峰にマイクロ命令は正常に実行され１分岐予測が成功
する。次に分岐の予測が失敗した場合について説明する
。この場合はデコーダ５の出力は状態１であり、信号線
１０５上の外部分岐条件と分岐ビット２４の値とが不一
致である。依って比較器６の出力は状ｄｌｌであり、Ａ
、ＮＤゲート回路７の出力も状ｉＱ ｌになるため、マ
イクロ命令の実行は直ちに抑止される。同時に、第２の
アドレス保持レジスタ４にはアドレスフィールド２３の
値と、信号線１０５上の外部分岐条件とがセットされる
。すなわち、分岐ビット２４の値を信号線１０５上の外
部分岐条件に置換えたアドレスがセットされるわけであ
る。次のステップでは、フリップフロップ８の出力が状
態ｌになるため、マイクロ命令保持レジスタ２の内容が
無効に々ると共に、選択器９が第２のアドレス保持レジ
スタ４の内容を選択する。依って、分岐する前のアドレ
スの次のアドレスによって制御記憶装置１が再びマイク
ロ命令を読出すわけであり、この場合には分岐予測が失
敗したのである。
５によって分岐命令フィールドが解読されて信号線１１
０上の信号が状態ｌになる。いっぽう、信号線１（）５
に現れた外部分岐条件と分岐ビット２４のｆ的が一致し
ていれは、比較器６の出力は状態０であるため、ＡＮＤ
ゲート回路７の出力は状態０である。よってｉｔｌ 記
の峰にマイクロ命令は正常に実行され１分岐予測が成功
する。次に分岐の予測が失敗した場合について説明する
。この場合はデコーダ５の出力は状態１であり、信号線
１０５上の外部分岐条件と分岐ビット２４の値とが不一
致である。依って比較器６の出力は状ｄｌｌであり、Ａ
、ＮＤゲート回路７の出力も状ｉＱ ｌになるため、マ
イクロ命令の実行は直ちに抑止される。同時に、第２の
アドレス保持レジスタ４にはアドレスフィールド２３の
値と、信号線１０５上の外部分岐条件とがセットされる
。すなわち、分岐ビット２４の値を信号線１０５上の外
部分岐条件に置換えたアドレスがセットされるわけであ
る。次のステップでは、フリップフロップ８の出力が状
態ｌになるため、マイクロ命令保持レジスタ２の内容が
無効に々ると共に、選択器９が第２のアドレス保持レジ
スタ４の内容を選択する。依って、分岐する前のアドレ
スの次のアドレスによって制御記憶装置１が再びマイク
ロ命令を読出すわけであり、この場合には分岐予測が失
敗したのである。
以上は２方向への分岐につめて説明したが、分岐ビット
２４と信号ｇｔｏｓ上の外部分岐条件とを拡張すれば、
４方向や８方向等の分岐に関しても分岐の先取りが可能
なことが容易に理解できる。
２４と信号ｇｔｏｓ上の外部分岐条件とを拡張すれば、
４方向や８方向等の分岐に関しても分岐の先取りが可能
なことが容易に理解できる。
発明の詳細な説明）
本発明には以上説明したように、マイクロ命令に含まれ
るアドレスフィールドをそのま＼格納するだめの第１の
アドレス保持レジスタと、アドレスフィールドに含まれ
た分岐ビットを分岐条件に応じて格納するための第２の
アドレス保持レジスタとを設け、分岐条件によってアド
レスを切換えてマイクロ命令を読出すように構成するこ
とにより、少ないハードウェアでマイクロプログラム制
御装置の分岐性能を向上できるとｂう効果がある。
るアドレスフィールドをそのま＼格納するだめの第１の
アドレス保持レジスタと、アドレスフィールドに含まれ
た分岐ビットを分岐条件に応じて格納するための第２の
アドレス保持レジスタとを設け、分岐条件によってアド
レスを切換えてマイクロ命令を読出すように構成するこ
とにより、少ないハードウェアでマイクロプログラム制
御装置の分岐性能を向上できるとｂう効果がある。
第１図は本発明に依るマイクロプログラム制御装ばの一
実権例の構成を示すブロック図である。 第２図は第１図のマイクロプログラム制御装置に使用さ
れるマイクロ命令語の構成を示す図である。 １・・・制御記憶装置 ２・・・マイクロ命令保持レジスタ ３．４…アドレス保持レジスタ ５・・・デコーダ ６・・・比較器７、ＡＮｌ）
ゲート ８・・・フリップフロップ ９・・・選択器１（１
１−１１３・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ） ロ 壽
実権例の構成を示すブロック図である。 第２図は第１図のマイクロプログラム制御装置に使用さ
れるマイクロ命令語の構成を示す図である。 １・・・制御記憶装置 ２・・・マイクロ命令保持レジスタ ３．４…アドレス保持レジスタ ５・・・デコーダ ６・・・比較器７、ＡＮｌ）
ゲート ８・・・フリップフロップ ９・・・選択器１（１
１−１１３・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ） ロ 壽
Claims (1)
- 分岐条件を表わす分岐ビットを含み、次に実行されるべ
きマイクロ命令が格納されているアドレスを指示するだ
めのアドレスフィールドと、分岐命令を表わすだめの分
岐命令フィールドと、複数の実行制御フィールドとを含
むマイクロ命令語によって制御されたマイクロプログラ
ム制御装置Ｎにおいて、複数のマイクロ命令語を格納す
るだめの制御記憶装置と、前記制御記憶装置から読出さ
れたひとつのマイクロ命令語に含まれている前記分岐命
令フィールドと前記複数の実行制御フィールドとを保持
するだめのマイクロ命令保持レジスタと、前記読出され
たひとつのマイクロ命令語に含まれている前記アドレス
フィールドを保持するための第１のアドレス保持レジス
タと、前記アドレスフィールドに含まれだ分岐ビットを
前記分岐条件に置換えて保持゛ するだめの第２のアド
レス保持レジスタと、前記分岐ビットの値と外部分岐条
件とを比較するだめの比較器と、前記マイクロ命令保持
レジスタに保持されている前記分岐命令フィールドを解
読するだめのデコーダと、前記デコーダの出力と前記比
較器の予測分岐不成功出力との状態を監視し、前記両出
力が一致した場合に前記マイクロプログラムの実行を抑
止するだめのＡＮＤゲートと、前記マイクロ命令保持レ
ジスタの内容を無効にするだめの実行抑止情報を保持す
るだめのフリップフロップと、前ｌ己フリップフロップ
にセットされている値に応じて前記第１のアドレス保持
レジスタの内容、または前記第２のアドレス保持レジス
タの内容のいずれかを読出しアドレスとして選択するだ
めの選択器とを具備したことを特徴とするマイクロプロ
グラム制御装置００
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094982A JPS58186845A (ja) | 1982-04-27 | 1982-04-27 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7094982A JPS58186845A (ja) | 1982-04-27 | 1982-04-27 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58186845A true JPS58186845A (ja) | 1983-10-31 |
Family
ID=13446257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7094982A Pending JPS58186845A (ja) | 1982-04-27 | 1982-04-27 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186845A (ja) |
-
1982
- 1982-04-27 JP JP7094982A patent/JPS58186845A/ja active Pending
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