JPS58175853A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58175853A JPS58175853A JP57057304A JP5730482A JPS58175853A JP S58175853 A JPS58175853 A JP S58175853A JP 57057304 A JP57057304 A JP 57057304A JP 5730482 A JP5730482 A JP 5730482A JP S58175853 A JPS58175853 A JP S58175853A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、金属−絶縁物一半導体構造のいわゆるＭＯａ
ｌｌ）ランジスタを所定基板上に絶鍬論を介して立体的
に積層された半導体膜に＊＊形成してなる半導体ｆｔＫ
に関する。
ｌｌ）ランジスタを所定基板上に絶鍬論を介して立体的
に積層された半導体膜に＊＊形成してなる半導体ｆｔＫ
に関する。
近年、レーデ−或は電子ビーム照射により絶縁体上に堆
積した多結晶Ｖ９コｙの結晶粒径を数戸ｍにまで大きく
シ、この多結晶シヅコン属にＭＯ８ｆｆｉ）ランゾスタ
を形成するときはその特性が／４ルク半導体に形成した
場合のそれに近くなることが判って来た６例えばＶ９コ
ン基板に１式酸化により約５０００Ｘの酸化膜を形成し
、その上にＣＶＤ法で多結晶ｖ！ｌコン膜を約５０００
Ｘ堆積する。ムｒレーデ−ビームを５０〜１００／１ｍ
φ１：絞り、１０Ｗｍ度の出力で数１０ｃｓ／１ｍの速
度で多結晶ｖｑコン膜表面を走査する。更に横方向に１
０〜２０声ｍずつずらせ、ビーム軌跡が前の走査と十分
重畳するように順次走査する。その結果、数百芙程度の
粒径の多結晶が数μｍ−数、′十声ｍの粒径のそれとな
る。これはエネルギー密度の高いレーデ−ビームの照射
により多結晶粒に成長するものである。このような結晶
粒の大きい形紬晶シリコン膜にＭＯ８ｇ）ランゾスタを
形成するとその電子昌ＷＩｍ度は１００−３００ ｃｊ
／ ｖ ｍｅという。
積した多結晶Ｖ９コｙの結晶粒径を数戸ｍにまで大きく
シ、この多結晶シヅコン属にＭＯ８ｆｆｉ）ランゾスタ
を形成するときはその特性が／４ルク半導体に形成した
場合のそれに近くなることが判って来た６例えばＶ９コ
ン基板に１式酸化により約５０００Ｘの酸化膜を形成し
、その上にＣＶＤ法で多結晶ｖ！ｌコン膜を約５０００
Ｘ堆積する。ムｒレーデ−ビームを５０〜１００／１ｍ
φ１：絞り、１０Ｗｍ度の出力で数１０ｃｓ／１ｍの速
度で多結晶ｖｑコン膜表面を走査する。更に横方向に１
０〜２０声ｍずつずらせ、ビーム軌跡が前の走査と十分
重畳するように順次走査する。その結果、数百芙程度の
粒径の多結晶が数μｍ−数、′十声ｍの粒径のそれとな
る。これはエネルギー密度の高いレーデ−ビームの照射
により多結晶粒に成長するものである。このような結晶
粒の大きい形紬晶シリコン膜にＭＯ８ｇ）ランゾスタを
形成するとその電子昌ＷＩｍ度は１００−３００ ｃｊ
／ ｖ ｍｅという。
（１００）基板のＭＯ８ｇ）ランジスタの電子易動度〜
９００ａＩＩ／マーの数分の一程度の値を示す。
９００ａＩＩ／マーの数分の一程度の値を示す。
このようなビームアニール技術を利用することにより半
導体素子を立体的に集積することが研究されている。す
なわちシリコン基板上に素子を形成し、絶縁膜を被覆す
る。この上に多結晶やアモルファスシリコン膜を堆積し
、レーザービーム、電子ビームで溶融走査を行なう、こ
の属に素子を形成し、更に絶縁膜、多結晶シリコン換の
堆積、ビーム照射を繰返すことにより素子が立体的に構
成されて行く、こうして従来素子寸法の鞘少等によって
二次元的に高密度化され来た素子が三次元的に集積化さ
れることになる。
導体素子を立体的に集積することが研究されている。す
なわちシリコン基板上に素子を形成し、絶縁膜を被覆す
る。この上に多結晶やアモルファスシリコン膜を堆積し
、レーザービーム、電子ビームで溶融走査を行なう、こ
の属に素子を形成し、更に絶縁膜、多結晶シリコン換の
堆積、ビーム照射を繰返すことにより素子が立体的に構
成されて行く、こうして従来素子寸法の鞘少等によって
二次元的に高密度化され来た素子が三次元的に集積化さ
れることになる。
しかし、三次元的に素子を集積するに当っては、その個
々の構成や製造方法には未だ幾多の間融がある。これら
問題の一つに層間絶縁嗅の問題がある０層間絶縁属はも
はや基板シリコンを酸化して作るわけには行かないので
稀釈８１Ｈ，とＯ３の熱分解等のＣＶＤ堆積による８１
０、ｌ［を用いる。このようなＣＶＤ８１０．膜は熱酸
化膜と興なり密度も小さい、而してあらかじめその下部
には素子が形成されているので充分高温に保持してこの
８１０１膜を高書度化することが出来ない、更にこの８
１０諺膜−二はしばしば正電荷が存圧しこの上に堆積形
成した薄膜に作ったｎチャネルＭＯ８Ｍ）ランゾスタの
残存リーク電流が大きいといった問題がある。
々の構成や製造方法には未だ幾多の間融がある。これら
問題の一つに層間絶縁嗅の問題がある０層間絶縁属はも
はや基板シリコンを酸化して作るわけには行かないので
稀釈８１Ｈ，とＯ３の熱分解等のＣＶＤ堆積による８１
０、ｌ［を用いる。このようなＣＶＤ８１０．膜は熱酸
化膜と興なり密度も小さい、而してあらかじめその下部
には素子が形成されているので充分高温に保持してこの
８１０１膜を高書度化することが出来ない、更にこの８
１０諺膜−二はしばしば正電荷が存圧しこの上に堆積形
成した薄膜に作ったｎチャネルＭＯ８Ｍ）ランゾスタの
残存リーク電流が大きいといった問題がある。
この発明は上記のような層関絶縁展の問題が存在しても
その上のＭＯ８ｍ）ランゾスタの特性に影譬な与えるこ
となく、効果的にＭＯＯ製トランジスタの立体的な集積
を実現した半導体装置を提供することを目的とする。
その上のＭＯ８ｍ）ランゾスタの特性に影譬な与えるこ
となく、効果的にＭＯＯ製トランジスタの立体的な集積
を実現した半導体装置を提供することを目的とする。
本発明においては、層間絶縁膜中に電荷が存在してもこ
れを打消し得るように、ＭＯ８ｗ）ランジスタの下部の
層間絶縁膜中にブローティングｆ−）を埋設し、ＭＯ８
ｆｆｉトランジスタで生成したキャリアをこのブローテ
ィングゲートに注入出来るようにしたものである。
れを打消し得るように、ＭＯ８ｗ）ランジスタの下部の
層間絶縁膜中にブローティングｆ−）を埋設し、ＭＯ８
ｆｆｉトランジスタで生成したキャリアをこのブローテ
ィングゲートに注入出来るようにしたものである。
本発明によれば、フローティングゲートに電子を注入す
ることにより層間絶縁膜中の正電荷を中和することが出
来る。この結果、立体的に集積されたＭＯｇ型）ランジ
スタはリーク電流が少なく、優れた特性となる。更には
層間絶縁・膜中の正電荷の有無に関係なくフローティン
グｒ−）への電荷の注入の有無によりＭＯａ型トランジ
スタの特性を任意に変化させることができ、これにより
電気的書き込み可能なＲＯＭとしても使用出来る。又、
このフローテイングゲートは２個以上のトランジスタの
特性を変えることも可能である。
ることにより層間絶縁膜中の正電荷を中和することが出
来る。この結果、立体的に集積されたＭＯｇ型）ランジ
スタはリーク電流が少なく、優れた特性となる。更には
層間絶縁・膜中の正電荷の有無に関係なくフローティン
グｒ−）への電荷の注入の有無によりＭＯａ型トランジ
スタの特性を任意に変化させることができ、これにより
電気的書き込み可能なＲＯＭとしても使用出来る。又、
このフローテイングゲートは２個以上のトランジスタの
特性を変えることも可能である。
〔発明の実施例〕
次に本発明の詳細な説明する。８１図は一実施例の断面
区である＊ （１００）８１基板１に通常の多結晶８Ｍ
技術でＭＯ８ｉｉ１）ランジスタＱ１を形成した。
区である＊ （１００）８１基板１に通常の多結晶８Ｍ
技術でＭＯ８ｉｉ１）ランジスタＱ１を形成した。
次に層間絶縁膜として、ＣＶＤ８１０．膜２を堆積し更
に平坦化技術によりその表面を平坦化した。８１０．換
２の表面部には多結晶シリコｙ膜より多結晶旧主に２０
０Ｘ程度の１０．１１Ｉｆ！成、 コノ上ｔ”：、 Ｌ
Ｐ ＣＶ Ｄ ”Ｃ’ ８１ Ｂ Ｎ４属１０００Ｘ
堆積した。上部に形成すべきＭＯ８ｇ）ランジスタのチ
ャネル部分すなわち５声１！ｌＮｌ０μｍの矩形の旧Ｉ
ＮＧ膜を残して８１１Ｎ４膜を除き。
に平坦化技術によりその表面を平坦化した。８１０．換
２の表面部には多結晶シリコｙ膜より多結晶旧主に２０
０Ｘ程度の１０．１１Ｉｆ！成、 コノ上ｔ”：、 Ｌ
Ｐ ＣＶ Ｄ ”Ｃ’ ８１ Ｂ Ｎ４属１０００Ｘ
堆積した。上部に形成すべきＭＯ８ｇ）ランジスタのチ
ャネル部分すなわち５声１！ｌＮｌ０μｍの矩形の旧Ｉ
ＮＧ膜を残して８１１Ｎ４膜を除き。
水素燃焼蒸気により堆積多結Ａ１を局所酸化し九８１、
Ｎ、績を除淋、矩形状多結晶８Ｉからなるフローティン
グｒ−）Ｊとその回りの駿化物の平坦化を行ない１次Ｃ
；乾燥酸化によりフローティングｒ−）ｊ上に７００Ｘ
の熱酸化膜を形成ンジスタＱ、の形成工程は次のとおり
である。
Ｎ、績を除淋、矩形状多結晶８Ｉからなるフローティン
グｒ−）Ｊとその回りの駿化物の平坦化を行ない１次Ｃ
；乾燥酸化によりフローティングｒ−）ｊ上に７００Ｘ
の熱酸化膜を形成ンジスタＱ、の形成工程は次のとおり
である。
まず堆積した多結晶旧主ｙ４ｓｓｏｌのＡｒレーデ−光
を約５０μｍφに集束、１Ｏ−２０ａｓ ／ ３ｒ、（
の速度で走査した。出力は５−８Ｗ、走査線の横方向へ
の移動は１０或は２０μｍで行なった。このレーデ−ア
ニールにより数十〜２００声ｍもの長さの結晶粒が成長
した。前述の埋込みフローティングｆｆ−）Ｊ上にチャ
ネル部が来るようにレーデ−アニールした上部の８１ｊ
ｌ上にＭＯ８ｆｉ）ランゾスタＱ、を形成した。このＭ
Ｏ８ｇ）ランジスタＱｍはｒ−）酸化膜厚８００１．）
、ランジスタ領域を島状に残し他をエッチするか或はト
ランジスタ領域を残し局所酸化で他Ｖ鹸化物に変えるこ
とも出来る。
を約５０μｍφに集束、１Ｏ−２０ａｓ ／ ３ｒ、（
の速度で走査した。出力は５−８Ｗ、走査線の横方向へ
の移動は１０或は２０μｍで行なった。このレーデ−ア
ニールにより数十〜２００声ｍもの長さの結晶粒が成長
した。前述の埋込みフローティングｆｆ−）Ｊ上にチャ
ネル部が来るようにレーデ−アニールした上部の８１ｊ
ｌ上にＭＯ８ｆｉ）ランゾスタＱ、を形成した。このＭ
Ｏ８ｇ）ランジスタＱｍはｒ−）酸化膜厚８００１．）
、ランジスタ領域を島状に残し他をエッチするか或はト
ランジスタ領域を残し局所酸化で他Ｖ鹸化物に変えるこ
とも出来る。
ｒ−）はＩＩ！すシツコンｒ−−）で製作した。
あるが？ −）電圧’Ｙ−１０Ｖｌニしてもドレインφ
−− 電流か１０ Ａ以下に下らない６次にＳ１基板を、埋
込みブローティング？−）Ｊ上のトランジスタのソース
に対し＋５ｏｏｖに保ち、ダートを＋５■にし、ドレイ
ンに５ｍ（８）幅の３０Ｖのノヤルスを印加した。これ
により？ −）電圧減少した。一方埋込みフローティン
グｒ−）のないトランジスタでは同様のノ々ルス印加に
よりｅ−）電圧−１０ｖ、ドレイン電圧５Ｖの場合の電
流が８Ｘ１０ Ａ程度にしか下らなかった。
−− 電流か１０ Ａ以下に下らない６次にＳ１基板を、埋
込みブローティング？−）Ｊ上のトランジスタのソース
に対し＋５ｏｏｖに保ち、ダートを＋５■にし、ドレイ
ンに５ｍ（８）幅の３０Ｖのノヤルスを印加した。これ
により？ −）電圧減少した。一方埋込みフローティン
グｒ−）のないトランジスタでは同様のノ々ルス印加に
よりｅ−）電圧−１０ｖ、ドレイン電圧５Ｖの場合の電
流が８Ｘ１０ Ａ程度にしか下らなかった。
このようなリーク電流は素子の消費電力を増すものであ
る。この理由は次のように考えられも上履の８１膜下の
８１０．に正電荷がありこれが８１膜下部に電子を誘起
するのでその上部に形成したｆ−）では制御出来ない電
流がｎ ソース。
る。この理由は次のように考えられも上履の８１膜下の
８１０．に正電荷がありこれが８１膜下部に電子を誘起
するのでその上部に形成したｆ−）では制御出来ない電
流がｎ ソース。
ドレイン間に流れる。これが大きなリーク電流である。
−古本実施例においては、ノ譬ルス印加によりドレイン
ａ −ｐ接合付近がアバランシェ状態になり、基板の
８１がトランジスタのソース、ドレインに対し正に印加
されているので。
ａ −ｐ接合付近がアバランシェ状態になり、基板の
８１がトランジスタのソース、ドレインに対し正に印加
されているので。
ドレインｕｐ接合付近のエネルギーの高い電子が酸化膜
中に注入され、埋込みフローティン１９’−）に到達す
る。一旦フローティングｒ−トに注入された電子は安定
に止り、この負′罐荷（二より酸化膜中の正電荷の効果
を打消し、５１１１ｇ下部に゛電子を誘起することがな
い、この結果。
中に注入され、埋込みフローティン１９’−）に到達す
る。一旦フローティングｒ−トに注入された電子は安定
に止り、この負′罐荷（二より酸化膜中の正電荷の効果
を打消し、５１１１ｇ下部に゛電子を誘起することがな
い、この結果。
鳳チャネルトランジスタのリーク電流が激減したもので
ある。
ある。
されていない多結晶シリコン属ＪＪＶ一部に残した。こ
の上１二平坦層間絶縁膜としてＣＶＤ８１０１ＪＩＪ４
を再度形成し、その表面部に多結晶シリコンからなるフ
ローテインダｒ−トＪＪを埋設した。フローテインダｒ
−ト１６は、多結晶８１ ｖ堆積して第２層目の素子を
形成してイナい部分の上部の１００μｍｍ１００声ｍの
多結晶８区を残し、他を局所酸化、或はエツチング除去
し、この多結晶８量の面に８１０．ｖ平坦化した俵、乾
燥酸素（；より多結晶８Ｍ上に７００Ｘの酸化ｊ［ｖ形
成して埋込み構造とじ旭１００ｍ／讃の線速度で走査照
射な行なった。
の上１二平坦層間絶縁膜としてＣＶＤ８１０１ＪＩＪ４
を再度形成し、その表面部に多結晶シリコンからなるフ
ローテインダｒ−トＪＪを埋設した。フローテインダｒ
−ト１６は、多結晶８１ ｖ堆積して第２層目の素子を
形成してイナい部分の上部の１００μｍｍ１００声ｍの
多結晶８区を残し、他を局所酸化、或はエツチング除去
し、この多結晶８量の面に８１０．ｖ平坦化した俵、乾
燥酸素（；より多結晶８Ｍ上に７００Ｘの酸化ｊ［ｖ形
成して埋込み構造とじ旭１００ｍ／讃の線速度で走査照
射な行なった。
レーデ−アニールと同様、この電子線走ｆＭ射により数
十声ｍ−敗百μｍ長９粒径の多結晶ｓｔ ｊｌｌｌが得
られた。この８■に多結晶８ ｌ ｒ−ト方式でチャネ
ル幅２０声−、チャネル長５声ｍのｎ？ヤ本ルＭＯ８ｆ
ｉ）ランジスタＱａ＊ ｅ Ｑｔｔ・・・を９個装作し
た。フローティングｒ −） １ ｊは９個のトランジ
スタＱｓｓ ｅ Ｑｔｔ・・・に共通になっている。こ
のままでは三層目の各トランジス！Ｑ＃１ ｅ ｑｓｔ
””のリークは１〜３ Ｘ １０ Ａ程度であった
。前記実施例と同様、９個のトランジスタＱ□＃Ｑ、、
・・・の１個のｒ−）を＋５ｖ。
十声ｍ−敗百μｍ長９粒径の多結晶ｓｔ ｊｌｌｌが得
られた。この８■に多結晶８ ｌ ｒ−ト方式でチャネ
ル幅２０声−、チャネル長５声ｍのｎ？ヤ本ルＭＯ８ｆ
ｉ）ランジスタＱａ＊ ｅ Ｑｔｔ・・・を９個装作し
た。フローティングｒ −） １ ｊは９個のトランジ
スタＱｓｓ ｅ Ｑｔｔ・・・に共通になっている。こ
のままでは三層目の各トランジス！Ｑ＃１ ｅ ｑｓｔ
””のリークは１〜３ Ｘ １０ Ａ程度であった
。前記実施例と同様、９個のトランジスタＱ□＃Ｑ、、
・・・の１個のｒ−）を＋５ｖ。
第二鳩目すなわち表面層の下の８量層１３に◆５ｏｏｖ
の電圧を与え、葭トランゾスタのソース、ｙレイン間に
５ｍ５ｓｃ幅、３０ｖの／譬ルスｖ５０回印加した。こ
の結果、各トランジスタＱｓ１ａ Ｑｔｔ・・・のリー
クは１〜５属１０ Ａに減少した。
の電圧を与え、葭トランゾスタのソース、ｙレイン間に
５ｍ５ｓｃ幅、３０ｖの／譬ルスｖ５０回印加した。こ
の結果、各トランジスタＱｓ１ａ Ｑｔｔ・・・のリー
クは１〜５属１０ Ａに減少した。
このよう６；電子を注入した墳込みフローティングｒ−
）を元に戻すときは紫外線照射を行っても良いし、基板
側から前とは逆の負の一１肛程度の・臂ルスを印加すれ
ば良い。
）を元に戻すときは紫外線照射を行っても良いし、基板
側から前とは逆の負の一１肛程度の・臂ルスを印加すれ
ば良い。
このよう（二本発明は、三次元的にＭＯ８型トランジス
タｖＩＫ積した場合に、すぐれた性能を発揮することが
出来る。
タｖＩＫ積した場合に、すぐれた性能を発揮することが
出来る。
なお寝込みフローティングｒ−）として多結晶シリコン
の例を述べたが、これは金属膜でも構わない、また８１
基板や多層構造８ｉ属上のＭＯ８＠の例を述べたが金属
基板上に層間絶縁属を介して８鳳膜を堆積し、これにＭ
Ｏ８１１１）ランジスタを形成する場合も同じである。
の例を述べたが、これは金属膜でも構わない、また８１
基板や多層構造８ｉ属上のＭＯ８＠の例を述べたが金属
基板上に層間絶縁属を介して８鳳膜を堆積し、これにＭ
Ｏ８１１１）ランジスタを形成する場合も同じである。
また埋込みフローティングｒ−）への電子注入の有無、
或はその量を制御すること１；より書き込み可能なメモ
リとしても使えるものである。
或はその量を制御すること１；より書き込み可能なメモ
リとしても使えるものである。
ＩＪ１図は本発明の一実施例の断面図、第２図は別の実
施例の断面図である。 １・・・８１基板、２・・・ＣＶＤ ８１０歳膜（層間
絶縁属）、Ｊ・・・フローティングｌ’−ト、Ｑ＠、Ｑ
１・・ＭＯ８ｇトランジスタ、１ノ・・・８１基板、１
１．１４・・・ＣＶＤ ８１０．膜（層間絶縁属）、１
１・・・ＶリコンＩ１．Ｊ ｓ ・・・フローテインダ
ｒ−ト。 Ｑｔｔ ｅＱｕ ５Ｑｓｔｓ Ｑｔｔ ＊Ｑｓｍ
＝Ｍ Ｏ８Ｗｌ ） ラ ン シ′スタ
施例の断面図である。 １・・・８１基板、２・・・ＣＶＤ ８１０歳膜（層間
絶縁属）、Ｊ・・・フローティングｌ’−ト、Ｑ＠、Ｑ
１・・ＭＯ８ｇトランジスタ、１ノ・・・８１基板、１
１．１４・・・ＣＶＤ ８１０．膜（層間絶縁属）、１
１・・・ＶリコンＩ１．Ｊ ｓ ・・・フローテインダ
ｒ−ト。 Ｑｔｔ ｅＱｕ ５Ｑｓｔｓ Ｑｔｔ ＊Ｑｓｍ
＝Ｍ Ｏ８Ｗｌ ） ラ ン シ′スタ
Claims (1)
- 【特許請求の範囲】 １１１ 基板上に層間絶縁膜な介して形成された半導
体膜（：、ＭＯ８ｆｆｉ）ランジスタを形成してなる半
導体装置において、前記ＭＯ８１１）ランジスタ直下の
層間絶縁膜中にこのＭＯａｌｌ）クンジスタで生成した
キャリアを注入トラップするためのフローティングｒ−
）を埋設したことを特徴とする半導体装置。 参） 前記基板は、素子が形成された半導体基板もしく
は金属基板、！たはこれらの上に層間絶縁膜を介して少
くとも一層の半導体膜が形成されこの半導体膜に素子が
形成されたものである特許請求の範囲１１１項記載の半
導体装置。 ＜３１ 前記層間絶縁膜の主要部はＣＶＤ８轟０＊Ｔ
Ａ。 前記フローティングｒ−）は多結晶Ｖリコン膜であり１
層間絶縁属のうちブローティングダートとその上のＭＯ
５１ｇ）ランゾスタとの間はフローティンダグ−Ｆを熱
線化して得られる熱酸化膜である特許請求の範囲第１項
記載の半導体ｍｍ。 （４） 前記フａ−ティングＩ’−）へのキャリア注
入は、下地基板または半導体膜６二バイアス電圧を印加
し、ＭＯａｌｌ）ランジスタのソースまたはげレイン近
傍でアバランシェ破壊をおこすことにより行うものであ
る特許請求の範囲１１１項記載の半導体装置。 （５） 前記フローティングゲートは、その上の半導
体膜に形成された各ＭＯ８ｆｉ）ランゾスタ毎に、また
は複数のＭＯ８ｆｉ）ランジスタＣ二対して共通に設け
られている特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057304A JPS58175853A (ja) | 1982-04-08 | 1982-04-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057304A JPS58175853A (ja) | 1982-04-08 | 1982-04-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58175853A true JPS58175853A (ja) | 1983-10-15 |
| JPS639752B2 JPS639752B2 (ja) | 1988-03-01 |
Family
ID=13051810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57057304A Granted JPS58175853A (ja) | 1982-04-08 | 1982-04-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58175853A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748485A (en) * | 1985-03-21 | 1988-05-31 | Hughes Aircraft Company | Opposed dual-gate hybrid structure for three-dimensional integrated circuits |
| US5045501A (en) * | 1986-08-25 | 1991-09-03 | Hughes Aircraft Company | Method of forming an integrated circuit structure with multiple common planes |
| US5116768A (en) * | 1989-03-20 | 1992-05-26 | Fujitsu Limited | Fabrication method of a semiconductor integrated circuit having an SOI device and a bulk semiconductor device on a common semiconductor substrate |
| DE4345007A1 (de) * | 1993-01-20 | 1994-07-21 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitereinrichtung mit einer einkristallinen Siliziumschicht |
| US5808319A (en) * | 1996-10-10 | 1998-09-15 | Advanced Micro Devices, Inc. | Localized semiconductor substrate for multilevel transistors |
| US6191446B1 (en) | 1998-03-04 | 2001-02-20 | Advanced Micro Devices, Inc. | Formation and control of a vertically oriented transistor channel length |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51108737A (ja) * | 1975-03-20 | 1976-09-27 | Fujitsu Ltd | Handotaikiokusochi |
-
1982
- 1982-04-08 JP JP57057304A patent/JPS58175853A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51108737A (ja) * | 1975-03-20 | 1976-09-27 | Fujitsu Ltd | Handotaikiokusochi |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4748485A (en) * | 1985-03-21 | 1988-05-31 | Hughes Aircraft Company | Opposed dual-gate hybrid structure for three-dimensional integrated circuits |
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| US6083778A (en) * | 1996-10-10 | 2000-07-04 | Advanced Micro Devices, Inc. | Localized semiconductor substrate for multilevel for transistors |
| US6191446B1 (en) | 1998-03-04 | 2001-02-20 | Advanced Micro Devices, Inc. | Formation and control of a vertically oriented transistor channel length |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS639752B2 (ja) | 1988-03-01 |
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