JPS58171845A - 電気光学装置 - Google Patents
電気光学装置Info
- Publication number
- JPS58171845A JPS58171845A JP57054340A JP5434082A JPS58171845A JP S58171845 A JPS58171845 A JP S58171845A JP 57054340 A JP57054340 A JP 57054340A JP 5434082 A JP5434082 A JP 5434082A JP S58171845 A JPS58171845 A JP S58171845A
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- JP
- Japan
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- source
- line
- gate
- thin film
- film transistor
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁基板上に形成した薄膜トランジスタのソー
スライン及びゲートツイン間リークにより発生するライ
ン欠陥の修正方法に関する。
スライン及びゲートツイン間リークにより発生するライ
ン欠陥の修正方法に関する。
第１図に電気光学ａｔを構成する薄膜トランジスタの外
―図を示す０図１ｉＫ於いて１０１けソースライン、”
１０２けゲートライン、１０５けゲート電極、１０４は
１ｓｔ多結轟シリコン薄膜、１０５はソースコンタクト
、１０６けドレインコンタタト、１０７は透明導電膜で
あ石ところの液晶駆動電極である。ソースライン及びゲ
ートライン゛には画素外に、外部ドライブ回路又は電ｆ
ｉ４Ｉ性−１定装曾との電気的接線を取る為の端子が形
成されていゐ。
―図を示す０図１ｉＫ於いて１０１けソースライン、”
１０２けゲートライン、１０５けゲート電極、１０４は
１ｓｔ多結轟シリコン薄膜、１０５はソースコンタクト
、１０６けドレインコンタタト、１０７は透明導電膜で
あ石ところの液晶駆動電極である。ソースライン及びゲ
ートライン゛には画素外に、外部ドライブ回路又は電ｆ
ｉ４Ｉ性−１定装曾との電気的接線を取る為の端子が形
成されていゐ。
次に−１図の破線部分、）−ｍｓｉｔ第２図、示す。
図１ｆｉＫ於いて、２０１は絶縁性基板、２０２は１ｓ
ｔ多結晶シリコン内に不純物をドープしたソース拡散領
域、２０３も２０２と同様に形成したドレイン−散領域
、２０４はゲート酸化膜、２０５ Ｆｉゲート電−１２
０６は層間絶縁膜、 ２０７はソースライン、２０８は
液晶駆動電極である。
ｔ多結晶シリコン内に不純物をドープしたソース拡散領
域、２０３も２０２と同様に形成したドレイン−散領域
、２０４はゲート酸化膜、２０５ Ｆｉゲート電−１２
０６は層間絶縁膜、 ２０７はソースライン、２０８は
液晶駆動電極である。
前記薄膜トランジスタのゲート電極とソースライン又は
ソース拡散領域は膜厚が約１ミクロンメートルの層間絶
鋒膜及び数１０００オングストロームのゲート酸化膜に
よって絶縁されていゐ為にゲ−ト電椿とンース鉱散領埴
間のリークが発生し異い。
ソース拡散領域は膜厚が約１ミクロンメートルの層間絶
鋒膜及び数１０００オングストロームのゲート酸化膜に
よって絶縁されていゐ為にゲ−ト電椿とンース鉱散領埴
間のリークが発生し異い。
例えばプロセスに於いて、異物（ゴｉ、ケバ勢）が、薄
膜トランジスタとなる部分のガラス基板上更に薄膜トラ
ンジスタの形成中に１ｓｔ多結晶シリコン上、ゲート酸
化膜上、等に付着すると、パ１−ｔ 多結晶シリコンと
ゲート電極間が短絡したりリークが発生する。また、こ
すに傷によって４同様である＠Ｉ？１にゲート酸化膜上
に付いた場合はほとんどの場合大皆大きなリークとなる
。第５ｍＫ薄膜トランジスタの形成中に異物が付着し、
そのままで最終工春が終了した時の外製図を示す、顧は
チャネル部に異物が付着している。φ）は薄膜トランジ
スタ全体にケバが付着しているものである。
膜トランジスタとなる部分のガラス基板上更に薄膜トラ
ンジスタの形成中に１ｓｔ多結晶シリコン上、ゲート酸
化膜上、等に付着すると、パ１−ｔ 多結晶シリコンと
ゲート電極間が短絡したりリークが発生する。また、こ
すに傷によって４同様である＠Ｉ？１にゲート酸化膜上
に付いた場合はほとんどの場合大皆大きなリークとなる
。第５ｍＫ薄膜トランジスタの形成中に異物が付着し、
そのままで最終工春が終了した時の外製図を示す、顧は
チャネル部に異物が付着している。φ）は薄膜トランジ
スタ全体にケバが付着しているものである。
以上の二側は、欠陥内容の一部にすぎず、更に大きな異
物の付着や、外観上判断しにくいような微少な異物によ
りても発生する。外−上はとんど対応がつかない原因と
しては、静電気によってゲート酸化膜が破壊され、ゲー
ト電接とチャネルＷＡＫリークが発生することがある。
物の付着や、外観上判断しにくいような微少な異物によ
りても発生する。外−上はとんど対応がつかない原因と
しては、静電気によってゲート酸化膜が破壊され、ゲー
ト電接とチャネルＷＡＫリークが発生することがある。
静電気によるリ−り箇所は前記異物傷によるリーク箇所
の数倍から士数倍である。
の数倍から士数倍である。
＃Ｐの原因＃によりンース鉱散−域と、ゲート電接との
関Ｋ リークが発生すると、それに電気的接続する、ソ
ースライン及びゲートライン間リークとなる。討ライン
間リークによって、ゲートライン信号とソースライン信
号が混同し、第４図のよりに電気光学装量として実装し
、点燈するとソース、ゲートラインの欠陥として外智で
＊ｇされる。図’ｒＭＫ於いて４０１け電気光学装量の
表示画であり、４０２． ４０３はソース拡散領域、ゲ
ート電椿リークにより発生したソースライン欠陥、ゲー
トライン欠陥である。
関Ｋ リークが発生すると、それに電気的接続する、ソ
ースライン及びゲートライン間リークとなる。討ライン
間リークによって、ゲートライン信号とソースライン信
号が混同し、第４図のよりに電気光学装量として実装し
、点燈するとソース、ゲートラインの欠陥として外智で
＊ｇされる。図’ｒＭＫ於いて４０１け電気光学装量の
表示画であり、４０２． ４０３はソース拡散領域、ゲ
ート電椿リークにより発生したソースライン欠陥、ゲー
トライン欠陥である。
本発明はかかる問題点を除去しえもので、その目的は、
ソース拡散領域とゲート電極間リークが発生した薄膜ト
ランジスタをソースライン又はゲートラインから切断し
、該薄膜トランジスタで駆動される画素のみを欠陥とし
て、ライン欠陥を修正することである。
ソース拡散領域とゲート電極間リークが発生した薄膜ト
ランジスタをソースライン又はゲートラインから切断し
、該薄膜トランジスタで駆動される画素のみを欠陥とし
て、ライン欠陥を修正することである。
本発明を以下実施例に基づいて詳しく説明する。
第５１Ｅｌはソース拡散領域、ゲーｌＪ関にリークを有
する薄膜トランジスタの外−図である。＆１）Ｆｉ修正
前であるｅ （ｂ）、 （６）が修正後である。−）で
はソース拡散領域とソースライン間を接続する多結晶シ
リコン層を切−する０図中５０１゜りでけ、ゲート電椿
とゲートライン間を６１着する導電薄膜を切断する０図
中５０２．前ＩＰの）、 （ｃ）共に例えばレーザリペ
ア装ｆ岬を用いるととにより非接触で切１ＦＩＣ１１１
ＦＩ）することが望ましい０本実施例のよ’１［リーク
箇所とソースライン５！はゲート、ラインを切断すると
とにより、ライン欠陥を修正することかで−る。
する薄膜トランジスタの外−図である。＆１）Ｆｉ修正
前であるｅ （ｂ）、 （６）が修正後である。−）で
はソース拡散領域とソースライン間を接続する多結晶シ
リコン層を切−する０図中５０１゜りでけ、ゲート電椿
とゲートライン間を６１着する導電薄膜を切断する０図
中５０２．前ＩＰの）、 （ｃ）共に例えばレーザリペ
ア装ｆ岬を用いるととにより非接触で切１ＦＩＣ１１１
ＦＩ）することが望ましい０本実施例のよ’１［リーク
箇所とソースライン５！はゲート、ラインを切断すると
とにより、ライン欠陥を修正することかで−る。
第２の実施例を以下に示す、１１１Ｅ６ｓａも第５１！
ｌｌと同様の欠陥を有する薄膜トランジスターの外−図
である。＆ｌ）は修正前である− （６） 、 （ｃ）
は共Ｋ （ａｌの薄膜トランジスタとけパターンが異な
Ｆ）、（ｂ）Ｋ於いてはソース拡散領域が大赦くなるよ
うな１ｓｔ多結晶シリコンパターンを用いて形成しえも
のであ抄。
ｌｌと同様の欠陥を有する薄膜トランジスターの外−図
である。＆ｌ）は修正前である− （６） 、 （ｃ）
は共Ｋ （ａｌの薄膜トランジスタとけパターンが異な
Ｆ）、（ｂ）Ｋ於いてはソース拡散領域が大赦くなるよ
うな１ｓｔ多結晶シリコンパターンを用いて形成しえも
のであ抄。
（ａ）Ｋ於いてはゲート電椿の縦方向の畏さが大−くな
るようなパターンを用いて形成し友ものである。
るようなパターンを用いて形成し友ものである。
図中６０１． ６０２が修正後であるの）、い共に第１
０５ 一 実施例よね切断面積を大−くすることかで舞ると共に切
断の位置精賓を低く抑えることかで−る。
０５ 一 実施例よね切断面積を大−くすることかで舞ると共に切
断の位置精賓を低く抑えることかで−る。
本発明によね、ソース、ゲートラインリークによるライ
ン欠陥を、画素欠陥にすることが可能となる。よって電
気光学装量の歩留り向上及び修正時間の短縮なとのすぐ
れた効果を有するものである。
ン欠陥を、画素欠陥にすることが可能となる。よって電
気光学装量の歩留り向上及び修正時間の短縮なとのすぐ
れた効果を有するものである。
第１図は薄膜トランジスタの外−図である。
第２図は薄膜トランジスタの断面図である。
第３図は薄膜トランジスタに発生した欠陥の外ＩＩＦ図
である。 第４図は電気光学装量の表示面に発生した、ソース、ゲ
ートライン欠陥の外ｗＩＩＩｌである。 第５図は本発明による第１の実施伊Ｉを示す。 第６図は本発明による第２の実施例を示す。 以 上 第１図 第２図 第３図 第−５図 （α） （す （Ｃ） ２５
である。 第４図は電気光学装量の表示面に発生した、ソース、ゲ
ートライン欠陥の外ｗＩＩＩｌである。 第５図は本発明による第１の実施伊Ｉを示す。 第６図は本発明による第２の実施例を示す。 以 上 第１図 第２図 第３図 第−５図 （α） （す （Ｃ） ２５
Claims (1)
- 絶縁性基板上にマトリクス状に配列する個々の薄膜トラ
ンジスタのソース拡散領域と、ゲート電極との間にリー
ク電流が流れ、該ソース拡散領域及びゲート電極に電気
的接続するソースライン及びゲートライン闘リークか発
生して薄膜トランジスタに於−て％訪ソース拡散領域と
ソースライン間を電気的接続する多結晶シリコン層Ｘは
ゲートライン、ゲート電極間を電気的接続する導電薄膜
を切断することを特徴とする電気光学１Ｌ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054340A JPS58171845A (ja) | 1982-04-01 | 1982-04-01 | 電気光学装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054340A JPS58171845A (ja) | 1982-04-01 | 1982-04-01 | 電気光学装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58171845A true JPS58171845A (ja) | 1983-10-08 |
Family
ID=12967870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57054340A Pending JPS58171845A (ja) | 1982-04-01 | 1982-04-01 | 電気光学装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171845A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4902638A (en) * | 1985-04-23 | 1990-02-20 | Asahi Glass Company, Ltd. | Thin film transistor, method of repairing the thin film transistor and display apparatus having the thin film transistor |
| US5352043A (en) * | 1991-05-29 | 1994-10-04 | Sumitomo Bakelite Co., Limited | Self-supporting bag, a method of production thereof and an apparatus for production thereof |
| WO2004068446A1 (ja) * | 2003-01-27 | 2004-08-12 | Toshiba Matsushita Display Technology Co., Ltd. | 有機ｅｌディスプレイの製造方法 |
| US8753013B2 (en) | 2005-08-24 | 2014-06-17 | Oshio Industry Co., Ltd. | Self-standing bag and manufacturing method thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552091A (en) * | 1978-10-13 | 1980-04-16 | Suwa Seikosha Kk | Correcting substrate for liquid crystal panel |
-
1982
- 1982-04-01 JP JP57054340A patent/JPS58171845A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552091A (en) * | 1978-10-13 | 1980-04-16 | Suwa Seikosha Kk | Correcting substrate for liquid crystal panel |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4902638A (en) * | 1985-04-23 | 1990-02-20 | Asahi Glass Company, Ltd. | Thin film transistor, method of repairing the thin film transistor and display apparatus having the thin film transistor |
| US5352043A (en) * | 1991-05-29 | 1994-10-04 | Sumitomo Bakelite Co., Limited | Self-supporting bag, a method of production thereof and an apparatus for production thereof |
| WO2004068446A1 (ja) * | 2003-01-27 | 2004-08-12 | Toshiba Matsushita Display Technology Co., Ltd. | 有機ｅｌディスプレイの製造方法 |
| JPWO2004068446A1 (ja) * | 2003-01-27 | 2006-05-25 | 東芝松下ディスプレイテクノロジー株式会社 | 有機ｅｌディスプレイの製造方法 |
| CN100401342C (zh) * | 2003-01-27 | 2008-07-09 | 东芝松下显示技术有限公司 | 制造有机el显示器的方法 |
| US7645631B2 (en) | 2003-01-27 | 2010-01-12 | Toshiba Matsushita Display Technology Co., Ltd. | Method of manufacturing organic EL display |
| US8753013B2 (en) | 2005-08-24 | 2014-06-17 | Oshio Industry Co., Ltd. | Self-standing bag and manufacturing method thereof |
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