JPS58169932A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58169932A JPS58169932A JP5208982A JP5208982A JPS58169932A JP S58169932 A JPS58169932 A JP S58169932A JP 5208982 A JP5208982 A JP 5208982A JP 5208982 A JP5208982 A JP 5208982A JP S58169932 A JPS58169932 A JP S58169932A
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- Japan
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- groove
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技、術分野
本究明は半導体装置の製造方法、特にバイポーラ大観模
絹積回路等の素子分離技術ならひにＪレフタ分離領域形
成のための溝等のエツチング方法に関する。
絹積回路等の素子分離技術ならひにＪレフタ分離領域形
成のための溝等のエツチング方法に関する。
（ｂ） 技術の背景
情報処理装置のコストパフォーマンスの一層の向上はこ
れに使用される半導体装ＩＫかかっていると目され、論
理素子の高速化、低消＊＊力化、記憶素子の大容量化が
強力に推進されている。
れに使用される半導体装ＩＫかかっていると目され、論
理素子の高速化、低消＊＊力化、記憶素子の大容量化が
強力に推進されている。
バイポーラ大規模集積回路（Ｊソ下ＬＳＩという）につ
いても、集積規模、回路の動作速度及び消費電力の低下
勢について急速な向上が重ねらｔｌでいるが、これはプ
ロセス技術と回路技術の総合的な速歩によって達成され
たものである。
いても、集積規模、回路の動作速度及び消費電力の低下
勢について急速な向上が重ねらｔｌでいるが、これはプ
ロセス技術と回路技術の総合的な速歩によって達成され
たものである。
バイポーラ集積回路における素子分離技術のＬＳＩに利
る進歩は、そのプロセス技術の進歩の中で大きい比重を
占めてお）集ａ度の向上と特性改善の両面に寄与してい
る。
る進歩は、そのプロセス技術の進歩の中で大きい比重を
占めてお）集ａ度の向上と特性改善の両面に寄与してい
る。
（ｃ） 従来技術と問題点
素子分離技術として集積回路の誕生のとき以来用いられ
た接合分離方式では逆バイアスされたｐｎ綺合には大き
な寄生容量が発生するのに対し、酸化膜障壁で必要な分
離を施すことＫよって寄生容量を大幅に軽減し、かつ、
素子分離領域を大幅に減少するアイソル−ナ（Ｉｓｏｐ
ｌａｎａｒ）法等が提供さね、更に第１図に断面図を示
すｌ０Ｐ（Ｉｓｏｌａ −ｔｌｏｎ ｗｉｔｈ ０ｘｉ
ｄｅ ａｎｄ Ｐｏ１ｙａ目１ｃｏｎ）もしくはＶＩＰ
（Ｖ−ｇｒｏｏｖｅ Ｉａｏｌａｔｌｏｎ ）ｏｌｙ
ｃｒｙｓｔａｌ ｂａｃｋｆｉｌｌ）と呼ばれる素子分
離法が既にバイポーラメモリＬＳＩに実用化され−てい
る。
た接合分離方式では逆バイアスされたｐｎ綺合には大き
な寄生容量が発生するのに対し、酸化膜障壁で必要な分
離を施すことＫよって寄生容量を大幅に軽減し、かつ、
素子分離領域を大幅に減少するアイソル−ナ（Ｉｓｏｐ
ｌａｎａｒ）法等が提供さね、更に第１図に断面図を示
すｌ０Ｐ（Ｉｓｏｌａ −ｔｌｏｎ ｗｉｔｈ ０ｘｉ
ｄｅ ａｎｄ Ｐｏ１ｙａ目１ｃｏｎ）もしくはＶＩＰ
（Ｖ−ｇｒｏｏｖｅ Ｉａｏｌａｔｌｏｎ ）ｏｌｙ
ｃｒｙｓｔａｌ ｂａｃｋｆｉｌｌ）と呼ばれる素子分
離法が既にバイポーラメモリＬＳＩに実用化され−てい
る。
第１図において、ｌはｐ−８ｉ基板であって、表面の面
指数は（１００）である。２はｎ−埋込層、３ｔｆｐ＋
−チャネルカット層、４はｎ−エピタキシャル成長Ｍ、
５はＳｉＯ，Ｍ［を示す。素子分離領域Ａ及びコレクタ
分離領域Ｂは、水酸化カリウム（Ｋ ＯＨ）溶液による
異方性エツチングによシ形成されたＶＩＨＣｌＳｉｎ、
膜６を形成し、多結晶Ｓｉ７を充填してその表面にＳｉ
ｎ、膜８を形成するととＫよって形成される。
指数は（１００）である。２はｎ−埋込層、３ｔｆｐ＋
−チャネルカット層、４はｎ−エピタキシャル成長Ｍ、
５はＳｉＯ，Ｍ［を示す。素子分離領域Ａ及びコレクタ
分離領域Ｂは、水酸化カリウム（Ｋ ＯＨ）溶液による
異方性エツチングによシ形成されたＶＩＨＣｌＳｉｎ、
膜６を形成し、多結晶Ｓｉ７を充填してその表面にＳｉ
ｎ、膜８を形成するととＫよって形成される。
しかしながらこのＶ溝ＩＯＰ法にょる集子分離において
は、素子分離領域Ｂ４Ｄ＠が、エピタキシャル成長層４
の厚さなどの深さ方向−の条件によって制限される丸め
に、ＬＳＩの集積度向上に限界がある。
は、素子分離領域Ｂ４Ｄ＠が、エピタキシャル成長層４
の厚さなどの深さ方向−の条件によって制限される丸め
に、ＬＳＩの集積度向上に限界がある。
この問題を解決するために前記■溝ＩＯＰ法を拡張し、
素子分離溝を８１の反応性スパッタエツチングによって
Ｕ字状に形成する方法が最近提案されている。既に知ら
れているとのＵ溝を形成する反応性スパッタエツチング
法は四塩化災素（ＣＣ４＋もしくはＣＣｊ、に例えば２
０〔チ〕程度の酸素（Ｏｌ）を添加した混合気体をエッ
チャントとするものである。。
素子分離溝を８１の反応性スパッタエツチングによって
Ｕ字状に形成する方法が最近提案されている。既に知ら
れているとのＵ溝を形成する反応性スパッタエツチング
法は四塩化災素（ＣＣ４＋もしくはＣＣｊ、に例えば２
０〔チ〕程度の酸素（Ｏｌ）を添加した混合気体をエッ
チャントとするものである。。
しかしながら、ＣＣｌ４もしくはＯ６を添加したＣＣＪ
、ｔエッチャントとする反応性スパッタエツチング法は
下記の問題点を伴っている。
、ｔエッチャントとする反応性スパッタエツチング法は
下記の問題点を伴っている。
すなわち、第２図の′＃Ｔ面図に示す如＜、ｐ−’８１
基板１ＩＫｎ＋−堀込層１２、ｎ−エピタキシャル成長
層ｔａ、ｓｔｏ、膜１４及びＳｉ、Ｎ４膜１５を設けて
Ｕ溝を前記エツチング法によって形成するならば、不純
物濃度の高い箇込層１２においてサイドエツチングを生
じ、溝の形状は図示の如くアンダーカットされて、その
後の製造工程の障害となり、ＬＳＩの特性、信頼性を低
下させる。
基板１ＩＫｎ＋−堀込層１２、ｎ−エピタキシャル成長
層ｔａ、ｓｔｏ、膜１４及びＳｉ、Ｎ４膜１５を設けて
Ｕ溝を前記エツチング法によって形成するならば、不純
物濃度の高い箇込層１２においてサイドエツチングを生
じ、溝の形状は図示の如くアンダーカットされて、その
後の製造工程の障害となり、ＬＳＩの特性、信頼性を低
下させる。
なお、ｖ＃ｌｌ０Ｐ法においては、素子分離領域と同時
にコレクタ分離領域を形成することが可能であるが、従
来知られているＵ＠ＩＯＰ法においては、コレクタ分離
領域と素子分離領域とを全く同一工程で形成することは
できない。
にコレクタ分離領域を形成することが可能であるが、従
来知られているＵ＠ＩＯＰ法においては、コレクタ分離
領域と素子分離領域とを全く同一工程で形成することは
できない。
（ｄ） 発明の目的
本発明は、バイポーラＬＳＩ等に用いる畠不糾物ｌＩＩ
＃の埋込層を廟するシリコン基体に前記の如きアンダー
カットを生ぜず、かつコレクタ分離領域の形成を素子分
離領域の形成に結合するに適した溝状エツチング法を提
供することを目的とする。
＃の埋込層を廟するシリコン基体に前記の如きアンダー
カットを生ぜず、かつコレクタ分離領域の形成を素子分
離領域の形成に結合するに適した溝状エツチング法を提
供することを目的とする。
（ｅ） 発明の構成
本発明の前記目的は、第１の導電型を有する半導体基板
と前記半導体基板上に形成された第２導電型を有する半
導体層と、前記半導体基板と半導体層との間に配設され
たあ１導電型埋込層とを有する半導体基体に１前記半導
体層の表面から前記埋込層近傍に到達する深さに選択的
に不純物を導入し、次いで前記不純物が導体された領域
をエツチング紅去して溝を形成し、次いで紡記溝のうち
選択された領域を更にエツチング処理して前記半導体層
の弐血から前記半導体基板に到達する深さの溝を形成シ
１、次いで前記溝内に絶縁膜を形成する工程を１する製
造方法によって達成される。
と前記半導体基板上に形成された第２導電型を有する半
導体層と、前記半導体基板と半導体層との間に配設され
たあ１導電型埋込層とを有する半導体基体に１前記半導
体層の表面から前記埋込層近傍に到達する深さに選択的
に不純物を導入し、次いで前記不純物が導体された領域
をエツチング紅去して溝を形成し、次いで紡記溝のうち
選択された領域を更にエツチング処理して前記半導体層
の弐血から前記半導体基板に到達する深さの溝を形成シ
１、次いで前記溝内に絶縁膜を形成する工程を１する製
造方法によって達成される。
（ｆ） 発明の実施例 ゛
以１本発明を冥施例によシ、図面を参照して具体的に政
明する。、“ 第３図（ａｌｈ至（ｅ）は本発明の一実施例を丞す断面
図である。
明する。、“ 第３図（ａｌｈ至（ｅ）は本発明の一実施例を丞す断面
図である。
縞３図（ａ）に示す如く、ｐ−８ｉ基板２１Ｋｎ”ｊｍ
込層２２、ｎ−”−ｘピタキシャル成長層２３．８１０
゜１１１２４、窒化シリコン（Ｓ ｉ ＩＮ４ ）膜２
５及び燐珪酸ガラス（以下ＰＳＧという）膜２６を形成
する。
込層２２、ｎ−”−ｘピタキシャル成長層２３．８１０
゜１１１２４、窒化シリコン（Ｓ ｉ ＩＮ４ ）膜２
５及び燐珪酸ガラス（以下ＰＳＧという）膜２６を形成
する。
ＰＳ（４２６上にレジスト２７を一塗布し、リングラフ
ィ法によって素子分離領域及びコレクタ分離領域とする
位置のレジストを除去し、これをマスクとし”ｒＰｓＧ
Ｍ２６、Ｓｉ、Ｎ、膜２５及びＳｉＯ。
ィ法によって素子分離領域及びコレクタ分離領域とする
位置のレジストを除去し、これをマスクとし”ｒＰｓＧ
Ｍ２６、Ｓｉ、Ｎ、膜２５及びＳｉＯ。
１１２４をエツチングする。
しかる後に蜘や）等のｎ型不純峻を５Ｘ１０’“ｃＩＬ
” 程度のドース量でイオン注入法によって、図中に破
線で示す如く、素子分離領域及びコレクタ分離領域を形
成するｎ−エピタキシャル成長層２３に導入する。不純
物の導入深さＦｉｎ＋−ｊｌ込層に通してはならず、コ
レクタ分離領域の深さ程度とする。
” 程度のドース量でイオン注入法によって、図中に破
線で示す如く、素子分離領域及びコレクタ分離領域を形
成するｎ−エピタキシャル成長層２３に導入する。不純
物の導入深さＦｉｎ＋−ｊｌ込層に通してはならず、コ
レクタ分離領域の深さ程度とする。
素子分離のみを行なう場合にはｎ−理込簀に達しない範
囲で、できるだけ深くするが、との場合の不純物イオン
の加速エネルギは例えば３００（ＫｅＶ程度とする。
囲で、できるだけ深くするが、との場合の不純物イオン
の加速エネルギは例えば３００（ＫｅＶ程度とする。
このようにして、第３図（ｂ）に示す如く、小軸物濃度
が例えば１０”ｃｍ ’程度のｎ＋領域２８及び２９を
形成する。
が例えば１０”ｃｍ ’程度のｎ＋領域２８及び２９を
形成する。
しかる後に例えば硝酸（ＨＮＯ，）：弗酸（ＨＦ）＝１
００： １ないしは５００：１程度の溶液をエッチャン
トとするエツチングを行なう０このエッチャントに対し
ては、ｎ＋領域２８及び２９は、ｎ−エピタキシャル層
２３に比較して１０倍程度の被エツチングレートを有し
、＃Ｅ３図（ｅ）に示すμｒ＋（ｎ”領域２８及び２９
ｓ分が訣〕とられた形状にエツチングが進行する。
００： １ないしは５００：１程度の溶液をエッチャン
トとするエツチングを行なう０このエッチャントに対し
ては、ｎ＋領域２８及び２９は、ｎ−エピタキシャル層
２３に比較して１０倍程度の被エツチングレートを有し
、＃Ｅ３図（ｅ）に示すμｒ＋（ｎ”領域２８及び２９
ｓ分が訣〕とられた形状にエツチングが進行する。
ｎ領域２Ｂ及び２９が除去され溝３０及び３１が形成妊
れるのを待りてエツチングを停止１ 、Ｓｉｎ。
れるのを待りてエツチングを停止１ 、Ｓｉｎ。
もしくはＰＳＧ膜を化学気相成長法によって形成し、素
子分離領域のための溝及びその近傍の当該層を選択的に
除去することによってマスク３２を設ける。
子分離領域のための溝及びその近傍の当該層を選択的に
除去することによってマスク３２を設ける。
続いて第３図（ｄ）Ｋ示す如く、反応性スパッタエ１
ツチングを行なう。すなわち前記基体を反応性スパ
ッタエツチング室内の高周波電圧印加電惨上に配ｆｌｌ
ｉ＋１、ＣＣＩ＊ １００（ｃｅ／１ｍ−１、に対しＢ
ＣＪＩ５０乃至１００ （ｃ ｅ／１１１１）、程度の
流量比、例えば７０［ｅｃ／ｍ”ｌの流ｉ比で圧力０．
１（Ｔｏｒｒ）程ｆｆｌに混合気体を導入し、５００〔
ｗ〕乃至１（ｋｗ）程度、例えば約６５０〔ｗ〕の高周
波電力を印加することによって、溝３０をｎ−埋込層２
２を貫通する深さの＄３０’とする。
ツチングを行なう。すなわち前記基体を反応性スパ
ッタエツチング室内の高周波電圧印加電惨上に配ｆｌｌ
ｉ＋１、ＣＣＩ＊ １００（ｃｅ／１ｍ−１、に対しＢ
ＣＪＩ５０乃至１００ （ｃ ｅ／１１１１）、程度の
流量比、例えば７０［ｅｃ／ｍ”ｌの流ｉ比で圧力０．
１（Ｔｏｒｒ）程ｆｆｌに混合気体を導入し、５００〔
ｗ〕乃至１（ｋｗ）程度、例えば約６５０〔ｗ〕の高周
波電力を印加することによって、溝３０をｎ−埋込層２
２を貫通する深さの＄３０’とする。
次に第３図（ｅｌに示す如＜＊ａσの底面に硼素［有］
）入する。
）入する。
その後にマスク３２及びＰＳＧ層２６を除去し、溝３σ
及び３１のエツチング面の酸化を行なって、Ｓ１０．膜
３４を厚さ３００ｎｍ＠度に形成する。しかる俵に溝３
σ及び３１内に多結晶５ｉ３５を減圧ＣＶＤ法によって
充填し、更に多結晶８１３５の表面を酸化してＳ１０．
膜３６を形成し、５ｉｓＮ４膜２５を除去することによ
って、拡張されたＩＯＰ法による素子分離領域及びコレ
クタ分離領域が形成される。
及び３１のエツチング面の酸化を行なって、Ｓ１０．膜
３４を厚さ３００ｎｍ＠度に形成する。しかる俵に溝３
σ及び３１内に多結晶５ｉ３５を減圧ＣＶＤ法によって
充填し、更に多結晶８１３５の表面を酸化してＳ１０．
膜３６を形成し、５ｉｓＮ４膜２５を除去することによ
って、拡張されたＩＯＰ法による素子分離領域及びコレ
クタ分離領域が形成される。
第４図は本発明の他の実施例を示す断（２）図であり、
第３図（ｅ）と同一符号は同一対象部分を示す。
第３図（ｅ）と同一符号は同一対象部分を示す。
図に示す如く、本実施例においてＦｉｎ 埋込層２２
′は、素子分離領域を除外して、選択的に形成されてい
るが、この場合においても前記実施例と同様に本発明に
よる製造方法を実施することによって、良好な素子分離
領域及びコレクタ分離領域を形成することができる。
′は、素子分離領域を除外して、選択的に形成されてい
るが、この場合においても前記実施例と同様に本発明に
よる製造方法を実施することによって、良好な素子分離
領域及びコレクタ分離領域を形成することができる。
（，９） 発明の効果
本発明によれば、高不純物濃度の埋込層を有するシリコ
ン基体に、該埋込層に遜しない深さに、特にコレクタ分
離領域の深さに高不純物濃度領域を選択的に形成し、不
純物濃度差による選択的エツチングによって該高不純物
濃度領域を除来し、しかる後に素子分離領域のために、
ＣＣ１，とＢＣＩｓとの混合気体を用いる反応性スパッ
タエツチングにより、アンダーカットを生ずることなく
ａｆｍ込層を貫通する溝を形成する。
ン基体に、該埋込層に遜しない深さに、特にコレクタ分
離領域の深さに高不純物濃度領域を選択的に形成し、不
純物濃度差による選択的エツチングによって該高不純物
濃度領域を除来し、しかる後に素子分離領域のために、
ＣＣ１，とＢＣＩｓとの混合気体を用いる反応性スパッ
タエツチングにより、アンダーカットを生ずることなく
ａｆｍ込層を貫通する溝を形成する。
従来知られているＶ溝ＩＯＰ法に比較して、素子分Ｉ１
１領域及びコレクタ分離領域幅を狭くし、或いは、埋込
層を非選択的に形成することを可能とし、また従来知ら
れているＵ＠ＩＯＰ法における高不純物１１度の埋込層
におけるアンダーカットを排除し、艷にコレクタ分離領
域形成を合理的に結合する効果を有する。
１領域及びコレクタ分離領域幅を狭くし、或いは、埋込
層を非選択的に形成することを可能とし、また従来知ら
れているＵ＠ＩＯＰ法における高不純物１１度の埋込層
におけるアンダーカットを排除し、艷にコレクタ分離領
域形成を合理的に結合する効果を有する。
第１図及び第２図は従来技術例を示す断面図、第３図（
ａｊ乃至（ｅ）及び第４図は本発明の夾り例を示す断面
図である。 図において、ｌはＳｔ基板、２は埋込層、３はチャネル
カット層、４はエピタキシャル成長層、５は５ｉｎｓ膜
、６はＳｔｏ、膜、７は多結晶Ｓｉ鳩、８はＳｉＯ會展
、１１はＳ量基板、・１２は埋込鳩、１３はエピタキシ
ャル成長層、２１は８１基板、２２及び２２ＩＦｉ埋込
層、２３はエピタキシャル成長層、２４はＳｔＯ，膜、
２５はＳｉ、Ｎ４Ｍ、 ２６ｔｉＰＳＧ月−１２７はレ
ジスト層、２８及び２９はｎ＋領領域３０．３σ及び３
１は溝、３２はｉスフ、３３はｐ＋領斌、３４は８１０
．Ｊ［，３５は多結晶Ｓ１器、３６はＳ壜Ｏ，ａを示す
。 Ｔ）ｆ４ −ｊ’５ ４−−イ Ｉ’Ｔｈ／］ ・ρ・
ａｊ乃至（ｅ）及び第４図は本発明の夾り例を示す断面
図である。 図において、ｌはＳｔ基板、２は埋込層、３はチャネル
カット層、４はエピタキシャル成長層、５は５ｉｎｓ膜
、６はＳｔｏ、膜、７は多結晶Ｓｉ鳩、８はＳｉＯ會展
、１１はＳ量基板、・１２は埋込鳩、１３はエピタキシ
ャル成長層、２１は８１基板、２２及び２２ＩＦｉ埋込
層、２３はエピタキシャル成長層、２４はＳｔＯ，膜、
２５はＳｉ、Ｎ４Ｍ、 ２６ｔｉＰＳＧ月−１２７はレ
ジスト層、２８及び２９はｎ＋領領域３０．３σ及び３
１は溝、３２はｉスフ、３３はｐ＋領斌、３４は８１０
．Ｊ［，３５は多結晶Ｓ１器、３６はＳ壜Ｏ，ａを示す
。 Ｔ）ｆ４ −ｊ’５ ４−−イ Ｉ’Ｔｈ／］ ・ρ・
Claims (1)
- 第１の導電型を有する半導体基板とＪｉｌ記半導体基板
上に形成された第２導電型を有する半導体層とζ起生導
体基板と半導体層との間に配設さハだ第１導電型卯込層
とを有する半導体１体に、前配半祷体層の表面から前記
埋込層近傍に到贈する陳さに選択的に不純物を導入し、
次いで前ｉｔ、不純物が導体された領シイをエツチング
除去して溝を形成１７、次いで前記溝のうち選択された
領−を更にエツチング処理して前記半導体層の表面から
前記半導体ノ＾板に到達する−さの溝を形成し、次いで
前記溝内に絶縁膜を形成する工程を有することを特徴と
する半導体装置の」７造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208982A JPS58169932A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5208982A JPS58169932A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58169932A true JPS58169932A (ja) | 1983-10-06 |
Family
ID=12905096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5208982A Pending JPS58169932A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0665215B2 (ja) * | 1983-12-22 | 1994-08-22 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | デバイスの製造における無転移スロット分離のための方法 |
| JPH0770511B2 (ja) * | 1983-12-22 | 1995-07-31 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 二酸化珪素への改良された選択性を有する単結晶シリコンのためのプラズマエッチングプロセス |
-
1982
- 1982-03-30 JP JP5208982A patent/JPS58169932A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0665215B2 (ja) * | 1983-12-22 | 1994-08-22 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | デバイスの製造における無転移スロット分離のための方法 |
| JPH0770511B2 (ja) * | 1983-12-22 | 1995-07-31 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 二酸化珪素への改良された選択性を有する単結晶シリコンのためのプラズマエッチングプロセス |
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