JPS5816483B2 - Power failure advance processing method in multiprocessor processing systems - Google Patents
Power failure advance processing method in multiprocessor processing systemsInfo
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- JPS5816483B2 JPS5816483B2 JP55043707A JP4370780A JPS5816483B2 JP S5816483 B2 JPS5816483 B2 JP S5816483B2 JP 55043707 A JP55043707 A JP 55043707A JP 4370780 A JP4370780 A JP 4370780A JP S5816483 B2 JPS5816483 B2 JP S5816483B2
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- Japan
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- power supply
- central processing
- processing unit
- processing
- power
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Description
【発明の詳細な説明】
本発明は、マルチプロセッサ処理システムにおける電源
異常先行処理方式、特に複数台の中央処理装置が複数群
の周辺装置系を共用するマルチプロセッサ処理システム
において、中央処理装置母線と周辺装置系母線との交差
点に切換装置を夫々独立にもうけてシステムを構成する
ようにしておくと共に、いずれかの中央処理装置あるい
はいずれかの周辺装置系における電源異常に対応して、
ストアト・プログラム制御による処理に先行して、必要
とする切換装置をオフ状態に制御し、ストアト・プログ
ラム制御による処理の遅れに伴なう障害波及を未然に防
止するようにしたマルチプロセッサ処理システムにおけ
る電源異常先行処理方式％式％
データ処理システムにおける信頼性や処理能力を向上さ
せるために、複数台の中央処理装置と複数群の周辺装置
系とを組合わせて、１つの中央処理装置のダウン時にも
他の中央処理装置によってバックアップできるようにし
、あるいは複数台の中央処理装置による並列処理を行な
い得るようにすることが行なわれている。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a power failure advance processing method in a multiprocessor processing system, particularly in a multiprocessor processing system in which a plurality of central processing units share a plurality of groups of peripheral device systems. In addition to configuring the system by independently installing switching devices at the intersections with the peripheral device bus lines, in response to a power failure in either the central processing unit or any of the peripheral device systems,
In a multiprocessor processing system in which required switching devices are turned off prior to processing by stored program control to prevent failures from spreading due to delays in processing by stored program control. Power abnormality advance processing method % formula % In order to improve the reliability and processing capacity of a data processing system, multiple central processing units and multiple groups of peripheral devices are combined, and when one central processing unit goes down, Efforts have been made to enable backup by another central processing unit, or to enable parallel processing by a plurality of central processing units.
このようなシステムにおいては、システムの信頼性が各
中央処理装置と各周辺装置系とを接続する切換装置や、
上記切換装置における各中央処理装置相互の競合を管理
する管理装置などの信頼性に大きく依存する。In such systems, system reliability depends on the switching devices that connect each central processing unit and each peripheral device system,
This greatly depends on the reliability of the management device that manages competition among the central processing units in the switching device.
このために、（Ａ） 複数台の各中央処理装置に対応
する中央処理装置母線と複数群の各周辺装置系に対応す
る周辺装置系母線との交差点に、夫々独立に制御可能な
切換装置をもうけ、夫々の切換装置を他に影響を与える
ことなくオン・オフ制御できるようにすること、
（Ｂ） 各中央処理装置や各周辺装置系や、更には各
切換装置における電源を総合的に制御する機能をもたせ
た構成処理装置をもうけ、各中央処理装置における障害
や上記各装置における電源異常などに対処せしめるよう
にすること、
などが考慮されている。To this end, (A) a switching device that can be controlled independently is installed at the intersection of the central processing unit bus line corresponding to each of the plurality of central processing units and the peripheral device system bus line corresponding to each peripheral device system of the plurality of groups. (B) Comprehensively control the power supply of each central processing unit, each peripheral device system, and even each switching device. Consideration is being given to creating a component processing unit with the ability to handle a failure in each central processing unit or a power outage in each of the above units.
上記構成処理装置は一般にストアト・プログラム制御に
よって動作するようにされるが、互に連繋可能な中央処
理装置の台数や周辺装置系の個数が犬になると、上記構
成処理装置における処理量が飛躍的に増大する。The above component processing units are generally operated under stored program control, but as the number of central processing units and peripheral devices that can be interconnected increases, the amount of processing in the configuration processing units increases dramatically. increases to
このために、たまたま１つの中央処理装置や周辺装置系
などにおいて電源異常が生じたとき、上記スト。For this reason, when a power failure happens to occur in one central processing unit or peripheral device system, the above-mentioned shutdown occurs.
アト・プログラム制御による処理が遅れ、他中央処理装
置や他周辺装置系における処理にノイズを導入したりす
る危険性がある。There is a risk that processing under atto program control will be delayed and noise will be introduced into processing in other central processing units or other peripheral equipment systems.
本発明は、この点を解決することを目的としており、上
記の如きシステムにおける電源異常に対。The present invention aims to solve this problem, and provides countermeasures against power supply abnormalities in the above-mentioned system.
応して、関連をもっている上記切換装置のみをストアト
・プログラム制御による処理に先行して切離すようにし
、上記危険性に対処するようにすることを目的としてい
る。Accordingly, it is an object of the present invention to deal with the above-mentioned danger by disconnecting only the related switching devices prior to processing under stored program control.
そしてそのため、本発明のマルチプロセッサ処理システ
ムにおける電源具。And therefore, the power supply in the multiprocessor processing system of the present invention.
常光行処理方式は、複数台の中央処理装置と複数群の周
辺装置系とが各中央処理装置母線と各周辺装置系母線と
を切換装置を介してオン・オフすることによって連繋さ
れるマルチプロセッサ処理システムにおいて、上記価々
の中央処理装置母線と。The regular processing method is a multiprocessor in which multiple central processing units and multiple groups of peripheral device systems are linked by turning each central processing unit bus line and each peripheral device system bus line on and off via a switching device. In the processing system, the above-mentioned central processing unit bus line.
個々の周辺装置系母線との交差点に対応して切換装置を
もうけると共に、上記複数台の各中央処理装置と上記複
数群の各周辺装置系とに少なくとも夫々対応してもうけ
られる各電源供給装置、および該各電源供給装置におけ
る電源異常に対応して・システムに対する電源関係制御
をストアト・プログラム制御によって処理する機能を少
なくとも有する構成処理装置をそなえ、該構成処理装置
は、上記各電源供給装置からの電源異常に対応して上記
各切換装置に対する少なくともオフ制御（母線の切り離
し）を上記ストアト・プログラム制御に先行して実行す
る先行処理部と、上記ストアト・プログラム制御を行な
うプロセッサ部とをもち、上記１つの電源供給装置から
の電源異常に対応して上記先行処理部が上記プロセッサ
による処理に先行して当該電源異常に関連する上記切換
装置をオフ状態に制御し、上記プロセッサ部か上記電源
異常となった電源供給装置に対する制御を実行するよう
にしたことを特徴としている。a switching device is provided corresponding to the intersection with each peripheral device system bus line, and each power supply device is provided corresponding to at least each of the plurality of central processing units and each of the plurality of groups of peripheral device systems; and a configuration processing unit having at least a function of processing power-related control for the system by stored program control in response to a power abnormality in each of the power supply units, and the configuration processing unit is configured to handle the power supply from each of the power supply units. a preceding processing unit that executes at least an off control (disconnecting the bus bar) for each of the switching devices in response to a power abnormality prior to the stored program control; and a processor unit that performs the stored program control; In response to a power abnormality from one power supply device, the preceding processing unit controls the switching device related to the power abnormality to an OFF state prior to processing by the processor, and the processor unit controls the switching device related to the power abnormality to an OFF state. This feature is characterized in that it controls the power supply device that has changed.
以下図面を参照しつつ説明する。This will be explained below with reference to the drawings.
図は本発明の一実施例を示す。The figure shows an embodiment of the invention.
図中の符号１−１ないし１−３は夫々中央処理装置、２
−１ないし２−３は夫々中央処理装置母線、３−１ない
し３−ｎは夫々チャネルであって本発明にいう周辺装置
系を代表するもの、４−１ないし４−ｎは夫夫周辺装置
系母線、ＳＷ、１ないし５Ｗ３ｎは夫々切換装置であっ
て上記中央処理装置母線と上記周辺装置系母線との交差
点にもうけられ相互の母線間をオン・オフするもの、５
−１ないし５−３は夫々構成制御装置であって夫々対応
する中央処理装置１−１ないし１−３の状態を監視した
りあるいは中央処理装置相互間の通信を行なったりする
もの、６−１ないし６−３は電源供給装置であって夫々
対応する中央処理装置１−１ないし１−３に対して電源
電圧を供給するもの、７−１ないし７−ｎは電源供給装
置であって夫々対応する周辺装置系３−１ないし３−ｎ
に対して電源電圧を供給するもの、８は構成処理装置で
あってストアト・プログラム制御によって制御が行なわ
れるもの、９は先行処理部、１０はプロセッサ部、Ｘｌ
ないしＸ６は夫々電源供給線、ｙｌないしｙ６は夫々制
御線、Ｚｌないしｚ３は切換装置オフ制御線を表わして
いる。Reference numbers 1-1 to 1-3 in the figure are the central processing unit and 2, respectively.
-1 to 2-3 are central processing unit bus lines, 3-1 to 3-n are channels representing the peripheral device system according to the present invention, and 4-1 to 4-n are husband and wife peripheral devices. The system buses, SW, 1 to 5W3n are switching devices, respectively, and are provided at the intersections of the central processing unit bus and the peripheral device system bus to turn on and off between the mutual buss.
-1 to 5-3 are configuration control devices, respectively, which monitor the status of the corresponding central processing units 1-1 to 1-3 or perform communication between the central processing units; 6-1 6-3 are power supply devices that supply power voltage to the corresponding central processing units 1-1 to 1-3, and 7-1 to 7-n are power supply devices that respectively correspond to the central processing units 1-1 to 1-3. Peripheral device system 3-1 to 3-n
8 is a component processing unit which is controlled by stored program control; 9 is a preceding processing unit; 10 is a processor unit;
1 through X6 represent power supply lines, yl through y6 represent control lines, and Z1 through z3 represent switching device OFF control lines.
切換装置ＳＷ、１ないし５Ｗ１ｎは中央処理装置１−１
からの制御によってオン・オフを制御され、切換装置５
Ｗ２Ｉないし５Ｗ２ｎは中央処理装置１−２からの制御
によってオン・オフを制御され、また切換装置ＳＷ３、
ないし５Ｗ３ｎは中央処理装置１−３からの制御によっ
てオン・オフを制御される。The switching device SW, 1 to 5W1n is the central processing unit 1-1.
The on/off is controlled by the control from the switching device 5.
W2I to 5W2n are turned on and off by the control from the central processing unit 1-2, and the switching devices SW3,
5W3n to 5W3n are turned on and off under control from the central processing unit 1-3.
そして必要に応じて、中央処理装置１−１が、切換装置
ＳＷ１．をオンせしめて母線２−１と母線４−１とを接
続し、周辺装置系３−１と連繋して処理を実行する。Then, as necessary, the central processing unit 1-1 switches the switching device SW1. is turned on to connect the bus 2-1 and the bus 4-1, and execute processing in conjunction with the peripheral device system 3-1.
また当該周辺装置系３−１に対する処理が終了すると切
換装置ＳＷ１．をオンするようにされる。Further, when the processing for the peripheral device system 3-1 is completed, the switching device SW1. is turned on.
しかし、中央処理装置１−１ないし１−３自体の電源異
常などの障害や周辺装置系３−１ないし３−ｎにおける
電源異常などの障害に当っての切換装置切離しを確実か
つ有効に行なうために、構成処理装置８によるオン・オ
フ制御をもあわせて行ない得るようにされる。However, in order to ensure and effectively disconnect the switching device in the event of a failure such as a power failure in the central processing unit 1-1 or 1-3 itself or a failure such as a power failure in the peripheral device system 3-1 or 3-n. In addition, on/off control can also be performed by the configuration processing device 8.
なお、構成処理装置８は上記電源異常に対処する処理の
みでな（、夫々の中央処理装置が１つのの周辺装置系を
使用する場合の競合管理などをストアト・プログラム制
御にもとづいて実行しているものと考えてよい。Note that the configuration processing unit 8 not only performs processing to deal with the above-mentioned power supply abnormality (but also performs conflict management when each central processing unit uses one peripheral device system, etc. based on stored program control). It can be assumed that there are.
図は電源制御に関連して示されており、例えば周辺装置
系３−１において電源異常が生じると、電源供給装置７
−１が制御線ｙ４を介して構成処理装置８に通知して構
成処理装置８の処理にゆだねる。The figure is shown in relation to power supply control; for example, when a power failure occurs in the peripheral device system 3-1, the power supply device 7
-1 notifies the configuration processing device 8 via the control line y4 and entrusts the processing to the configuration processing device 8.
そして最終的には、周辺装置系母線４−１に関連する切
換装置５Ｗ１１゜５Ｗ２７．ＳＷ３、をシステムから切
離し、電源供給装置７−１に対する給電を制御線ｙ４を
介して切断制御し、中央処理装置１−１ないし１−３に
対して構成制御装置５−１ないし５−３を介して通知す
る。Finally, the switching devices 5W11°5W27 . related to the peripheral device system bus 4-1. SW3 is disconnected from the system, the power supply to the power supply device 7-1 is controlled to be cut off via the control line y4, and the configuration control devices 5-1 to 5-3 are connected to the central processing units 1-1 to 1-3. Notify via.
また例えば中央処理装置１−１において電源異常が生じ
ると、電源供給装置６−１が制御線ｙ１を介して構成処
理装置８に通知して構成処理装置８の処理にゆだねる。For example, if a power failure occurs in the central processing unit 1-1, the power supply device 6-1 notifies the configuration processing device 8 via the control line y1 and entrusts the processing to the configuration processing device 8.
そして最終的には、中央処理装置母線２−１に関連する
引換装置ＳＷ１．ないし５ＷＩｏをシステムから切離し
、電源供給装置６−１に対する給電を制御線ｙ１を介し
て切断制御し、他の中央処理装置１−２や１−３に対し
て通知される。Finally, the exchange device SW1. associated with the central processing unit bus 2-1. to 5WIo are disconnected from the system, the power supply to the power supply device 6-1 is controlled to be cut off via the control line y1, and the other central processing units 1-2 and 1-3 are notified.
構成処理装置８が上記の如き処理を実行するに当っては
、中央処理装置自体の台数が増加しまた周辺装置系の群
数が増加するにつれて、処理量が飛躍的に増大してゆく
。When the component processing unit 8 executes the above-mentioned processing, the amount of processing increases dramatically as the number of central processing units themselves increases and the number of groups of peripheral devices increases.
したがって、例えば電源供給装置７−１が電源異常を通
知したとき、たまたま構成処理装置８において処理が輻
幀していることがある。Therefore, for example, when the power supply device 7-1 notifies the power supply abnormality, processing may be busy in the configuration processing device 8 by chance.
このために、本発明においては、ストアト・プログラム
制御による処理に先立って切換装置ＳＷを急速にシステ
ムから切離なす例えばハードウェア構成の先行処理部９
をもうける。For this purpose, in the present invention, the switching device SW is rapidly disconnected from the system prior to processing by stored program control.
make a profit.
そして該先行処理部９によって、制御線Ｚ１を論理「１
」とすることによって切換装置ＳＷ、、ないし５Ｗ１ｎ
を、制御線ｚ２を論理「１」とすることによって切換装
置ＳＷ２、ないし５Ｗ２ｎを、制御線Ｚ３を論理「１」
とすることによって切換装置ＳＷ３、ないし５Ｗ３ｎを
、制御線ｚ４を論理−１」とすることによって切換装置
ＳＷ１、ないしＳＷ３□を、制御線Ｚ５を論理「１」と
することによって切換装置ＳＷ、２ないし５Ｗ３２を、
制御線Ｚ６を論理「１」とすることによって切換装置５
Ｗ１ｎないし５Ｗ３ｎを夫々オフ状態にするように構成
する。Then, the preceding processing unit 9 sets the control line Z1 to logic “1”.
”, the switching device SW, . . . to 5W1n
By setting the control line z2 to logic "1", the switching devices SW2 to 5W2n are set to logic "1", and the control line Z3 is set to logic "1".
By setting the switching devices SW3 to 5W3n to the logic "1", the control line z4 to the switching devices SW1 to SW3□, and by setting the control line Z5 to the logic "1" to the switching devices SW, 2. or 5W32,
By setting the control line Z6 to logic "1", the switching device 5
The configuration is such that each of W1n to 5W3n is turned off.
そしてこれらによって次のように動作される。即ち
（１）例えば電源供給装置７−１が電源異常を検出する
と、この旨が先行処理部９に通知される。These are operated as follows. That is, (1) For example, when the power supply device 7-1 detects a power supply abnormality, the preceding processing unit 9 is notified of this fact.
そして、この電源異常は、周辺装置系母線４−１に関連
する切換装置ＳＷ１．ないしＳＷ３□を現にオンしてい
る中央処理装置に対して通知され、終了シーケンスが始
動される。This power supply abnormality is caused by the switching device SW1. The central processing unit whose SW3□ is currently turned on is notified, and the termination sequence is started.
（２）全中央処理装置１−１が周辺装置系３−１と連撃
されていたとすると、中央処理装置１−１は当該処理を
電源異常にもとづいて強制的に終了せしめる終了シーケ
ンスを実行する。(2) Assuming that all the central processing units 1-1 are being attacked in succession with the peripheral device system 3-1, the central processing unit 1-1 executes a termination sequence that forcibly terminates the processing based on a power failure. .
（３）そして、一方先行処理部９は、当該終了シーケン
スを待って、プロセッサ部１０による処理を待つことな
（、制御線Ｚ４を論理「１」として切換装置ｓｗ、、、
５ｗ２１．ｓｗ３、をオフ状態にする。(3) On the other hand, the preceding processing unit 9 waits for the termination sequence and does not wait for the processing by the processor unit 10 (by setting the control line Z4 to logic "1" and switching device sw...
5w21. sw3 is turned off.
（４）その後プロセッサ部１０によるストアト・プログ
ラム制御によって、構成制御装置５−１ないし５−３を
介して中央処理装置１−１ないし１−３に対して、切換
装置ｓｗ、、、５ｗ２１゜５Ｗ３Ｉのオフ状態が通知さ
れる。(4) Thereafter, under stored program control by the processor unit 10, the switching devices sw, . is notified of the off state.
（５）またプロセッサ部１０はまた、電源供給装置７−
１に対する電源切断を行なうに先立って実行すべき処理
があればこれを実行した上で、電源供給装置７−１に対
する電源切断を行なう。(5) The processor unit 10 also has a power supply device 7-
If there is a process that should be executed prior to cutting off the power to the power supply device 7-1, the process is executed, and then the power to the power supply device 7-1 is cut off.
（６）周辺装置系側の電源異常に対しては上述の如く行
なわれるが、中央処理装置側の電源異常に対しても同様
に行なわれる。(6) The above-mentioned process is carried out in the case of a power failure on the peripheral device side, and the same process is carried out in the case of a power failure in the central processing unit side.
（７）例えば中央処理装置１−２に対応する電源供給装
置６−２において電源異常を検出すると、先行処理部９
は上記終了シーケンスを待って制御線Ｚ２を論理「１」
とし、切換装置５Ｗ２Ｉないし５Ｗ２ｏ をオフするよ
うに制御する。(7) For example, when a power supply abnormality is detected in the power supply device 6-2 corresponding to the central processing unit 1-2, the preceding processing unit 9
waits for the above termination sequence and sets the control line Z2 to logic “1”.
Then, the switching devices 5W2I to 5W2o are controlled to be turned off.
（８）そしてプロセッサ部１０の制御によって電源供給
装置６−２に対する電源切断が行なわれる。(8) Then, the power to the power supply device 6-2 is cut off under the control of the processor unit 10.
なお、先行処理部９におけるハードウェア構成は概念的
に言えば次の如く構成されているものと考えてよい。Note that the hardware configuration of the advance processing section 9 can be conceptually considered to be configured as follows.
即ち、（１）電源供給装置６−１の電源異常に対応して
フリップ・フロップがセットされ、所定の時間遅れを待
って制御線Ｚ１を論理「１」にする。That is, (1) a flip-flop is set in response to a power failure in the power supply device 6-1, and after a predetermined time delay, the control line Z1 is set to logic "1".
（１１）電源供給装置６−２のそれに対しては同様に制
御線Ｚ２を論理「１」にする。(11) Similarly, for the power supply device 6-2, set the control line Z2 to logic "1".
（ｐｉ） 電源供給装置６−３のそれに対しては同様
に制御線Ｚ３を論理ｒｌＪにする。(pi) Similarly, for the power supply device 6-3, the control line Z3 is set to logic rlJ.
（ＩＶ） 電源供給装置７−１のそれに対しては同様
に制御線Ｚ４を論理「１」にする。(IV) Similarly, for the power supply device 7-1, the control line Z4 is set to logic "1".
（ｖ）電源供給装置７−２のそれに対しては同様に制御
線２．を論理「ｌ」にする。(v) Similarly, for the power supply device 7-2, the control line 2. is set to logic "l".
（ｖｉ） 電源供給装置？−ｎのそれに対しては同様
に制御線ｚ６を論理「１」にする。(vi) Power supply device? -n, the control line z6 is similarly set to logic "1".
以上説明した如く、本発明によれば、先行処理部９をも
うけ、ストアト・プログラム制御による処理に先立って
、電源異常を生じた中央処理装置あるいは周辺装置系に
関連する切換装置を一斉にオフ状態にするよう制御する
。As explained above, according to the present invention, the advance processing section 9 is provided, and prior to processing by stored program control, all switching devices related to the central processing unit or peripheral device system in which a power supply abnormality has occurred are turned off. control so that
またそれを可能にするよう各切換装置ＳＷ１．ないし５
Ｗ３ｏが互に独立に動作し得るよう構成されている。In addition, each switching device SW1. or 5
The W3o's are configured to operate independently of each other.
このために、電源異常に対処して、関連をもつ切換装置
を高速度でシステムから切離し、他系の処理に対する影
響を最小限に喰い止めることが可能となる。For this reason, it is possible to deal with a power supply abnormality and disconnect related switching devices from the system at high speed, thereby minimizing the influence on the processing of other systems.
【図面の簡単な説明】
図は本発明の一実施例を示す。
図中の符号１は中央処理装置、２は中央処理装置母線、
３は周辺装置系、４は周辺装置系母線、ＳＷ１□ないし
５Ｗ３ｎ は夫々切換装置、５は構成制御装置、６およ
びＩは夫々電源供給装置、８は構成処理装置、９は先行
処理部、１０はプロセッサ部、Ｚｌないしｚ６は夫々切
換装置オフ制御線を表わす。BRIEF DESCRIPTION OF THE DRAWINGS The figure shows an embodiment of the invention. The code 1 in the figure is the central processing unit, 2 is the central processing unit bus line,
3 is a peripheral device system, 4 is a peripheral device system bus line, SW1□ to 5W3n are respective switching devices, 5 is a configuration control device, 6 and I are each a power supply device, 8 is a configuration processing device, 9 is a preceding processing unit, 10 denotes a processor section, and Z1 to Z6 denote switching device OFF control lines, respectively.
Claims (1)
中央処理装置母線と各周辺装置系母線とを切換装置を介
してオン・オフすることによって連繋すれるマルチプロ
セッサ処理システムにおいて、」二記個々の中央処理装
置母線と個々の周辺装置系母線との交差点に対応して切
換装置をもうけると共に、上記複数台の各中央処理装置
と上記複数群の各周辺装置系とに少なくとも夫々対応し
てもうけられる各電源供給装置、および該各電源供給装
置における電源異常に対応してシステムに対する電源関
係制御をストアト・プログラム制御によって処理する機
能を少なくとも有する構成処理装置をそなえ、該構成処
理装置は、上記各電源供給装置からの電源異常に対応し
て上記各切換装置に対する少なくともオフ制御を上記ス
トアト・プログラム制御に先行して実行する先行処理部
と、上記ストアト・プログラム制御を行なうプロセッサ
部とをもち、上記１つの電源供給装置からの電源異常に
対応して上記先行処理部が上記プロセッサによる処理に
先行して当該電源異常に関連する上記切換装置をオフ状
態に制御し、上記プロセッサ部が上記電源異常となった
電源供給装置に対する制御を実行するようにしたことを
特徴とするマルチプロセッサ処理システムにおける電源
異常先行処理方式。1. In a multiprocessor processing system in which a plurality of central processing units and a plurality of groups of peripheral device systems are linked by turning each central processing unit bus line and each peripheral device system bus line on and off via a switching device, (2) A switching device is provided corresponding to the intersection of each central processing unit bus line and each peripheral device system bus line, and at least one switching device is provided for each of the plurality of central processing units and each peripheral device system of the plurality of groups. and a configuration processing device having at least a function of processing power-related control for the system by stored program control in response to a power supply abnormality in each power supply device, and the configuration processing device , a preceding processing unit that executes at least an off control of each of the switching devices in advance of the stored program control in response to a power abnormality from each of the power supply devices; and a processor unit that performs the stored program control. In response to a power abnormality from the one power supply device, the preceding processing unit controls the switching device related to the power abnormality to an OFF state prior to processing by the processor, and the processor unit controls the switching device to turn off the switching device related to the power abnormality. 1. A power abnormality advance processing method in a multiprocessor processing system, characterized in that control is executed for a power supply device in which a power abnormality has occurred.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55043707A JPS5816483B2 (en) | 1980-04-03 | 1980-04-03 | Power failure advance processing method in multiprocessor processing systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55043707A JPS5816483B2 (en) | 1980-04-03 | 1980-04-03 | Power failure advance processing method in multiprocessor processing systems |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56140429A JPS56140429A (en) | 1981-11-02 |
| JPS5816483B2 true JPS5816483B2 (en) | 1983-03-31 |
Family
ID=12671278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55043707A Expired JPS5816483B2 (en) | 1980-04-03 | 1980-04-03 | Power failure advance processing method in multiprocessor processing systems |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816483B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6141987U (en) * | 1984-08-21 | 1986-03-18 | トーセツ株式会社 | Supply and exhaust pipes for combustion appliances |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6024634A (en) * | 1983-07-21 | 1985-02-07 | Matsushita Electric Ind Co Ltd | Digital signal processing device |
| US6154845A (en) * | 1998-09-11 | 2000-11-28 | Intel Corporation | Power failure safe computer architecture |
-
1980
- 1980-04-03 JP JP55043707A patent/JPS5816483B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6141987U (en) * | 1984-08-21 | 1986-03-18 | トーセツ株式会社 | Supply and exhaust pipes for combustion appliances |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56140429A (en) | 1981-11-02 |
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