JPS5816338A - 共用線受信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ホストマシンにおけるマシンプロセスの分散形のコンピ
ュータ化した制御装置、４！に共用線とインタフェース
する入出力チャンネル制御装置に関する。

従来，マシンに対する制御装置は，機能についてかなシ
高度に集中化した型のもの，又はハードワイヤ形のマス
ク制御装置及び付属のハードワイヤ形のスレーブ制御装
置について分散化した型のもののいずれかであった。こ
の集中型の制御装置においては，かなシ多数のケーブル
をかなシの長短＠にわたって布設することが必要であ如
，そのために空間的の位置の狂い及びノイズ誘発が生ず
るという問題がある．また、分散型の制御装置において
は，程度岐低いが，集中１１におけると同じ問題が多く
ある。更にまた，集中型又は分散型のいずれの制御装置
においても．グログラム可能性が制限されているために
機能についての構造的融通性が制限される。

本発明を概略説明すると，本発明Ｋかかる共用線受号部
モジュールは，位相符号化したビットを共用−から直列
に受入れて所定の緩衝を行ない。

引き続いて並列形式で入出力チャンネルへ転送する。

その副子ジュールは，共用線から信号の位相遷移を受入
れて所定の一連の論理信号に変換する。

第１のメモリが，位相デコーダから所定の一連の論理信
号を受入れてこれを所定の期間にわえって保持する。

アドレスｖｊｔ識手段が、使用可能の時に，宛先アドレ
スを示す上記所定の一連の論理信号の第１の１４イトを
受入れてこれを所定の期間にわたって保持する。

識別アドレスレジスタが，入出力チャンネルから信号を
受入れて共用線受留部を唯一的Ｋｉｌｌ別し。

及び、認識された上記アドレス内の識別アドレスと比較
し，アドレス一致が得られる時に上記所定の一連の論理
信号を入出力チャンネルに対してスループットする。

本発明の他の種々の目的、利点及び特徴状図面を参照し
て行なう以下の詳細な説明から明らかＫなり、また特許
請求の範囲の記載から解る。

第１ム図ないし第ＳａＣ図に本発明の目的を達成するた
めの装置を示す。

共用線受信部（８ＬＲ）　８５＆び共用線送信部（８Ｌ
Ｔ）４０は路線？θ上の直列通信のために用いられるマ
クａであり、上記路線はエサ−ネット型のものであシ、
任意の他の制御装置又は副制御装置又は第３図に示すよ
うな共用通信制御装置５を有する制御素子１０５−ＩＫ
よって共用されるものである。８ＬＲ８５は受信装量及
び受信制御装量である。同じように、８ＬＴ４０は集積
化した装置及び制御装置である。ＢＬＴ４０及び８ＬＲ
８５に対するマイクロプロセッサ制御部ハマイクロプロ
セッサｌＯを形成しておシ、入出力チャンネルを介して
動作させられる。ＢＬＴ＠御素子１０５−１はメモリ１
５を有するイクロ；ンビュータすなわちマイクロプロセ
ッサｌＯを介して作動し、この時に、外部パス２５．パ
スｆ胃セッサ６０．８８Ｂパス６５を介し、そして最後
にｌ０ＣＴ入出力チヤンネル４Ｂ及びｌ０ＣＲ入出力チ
ヤンネル８７を介して５ＬＴ４０及び８ＬＲ８５に対し
てそれぞれ信号を発生する。ＳＬＴ及びＩＩＬＲ４０及
び８５は、／ＬＸ８０＆び６５上に入出力チャンネルを
有し、トランシーバ９０を介してエサ−ネット型または
共用の路線フ０とインク７エースするように働く、また
、８ＣＣ５はクロック毫ジュール８６ｔ−介して８８Ｂ
パス５５ヘクロツクさせられる。制御問題を簡単化して
受信及び送信を行なうために、各マクロの８ＬＴ４０及
び１ｉＬＲ８５はそれぞれ入出力チャンネル４ｚ及び３
７を有す、後述するように、メツセージの位相符号化及
び復号は全てのディジタル手法を用いて行なわれる。

ｇＬＲ８！ｉは共用線７０を毫エタし１次の３つの主要
な機能をなす、すなわち、第１Ｉｆ：、５ＬＢ８５が路
線７０上にキャリヤを検出すると、該８ＬＲはこれに関
連する８１．？４０に通知し、路線７０上のキャリヤが
なくなるまで該８ＬＴの送信を延期させる。ｇコに、５
ＬＲ８５が、他のステーションまたは副制御素子１０５
−１４また送信しようとしていることを意味する衝突を
路線７０上に検出すると、＃８ＬＲはこれに関連する８
ＬＴ４０に通知し、該５ＬＴｄ自分の送信を停止し、路
線７ｏ上の全部の８ＬＲがこの状態を検出するのに充分
な長い時間にゎたって路線７ｏをふさぐ・ｆｓ３に、後
述するようにＳｌ、Ｒ８５が到来メツセージの先頭にあ
る宛先アドレスを該８ＬＲ自身の識別アドレスに一致さ
せると、ｔたは８ＬＲ８５が全部の受信部８５に同報通
信すべきアドレスをｇ＋＊すると、またけ５ＬＲ８５が
約束モーｒにある（全てのメツ七−ジを受信するように
命令されている）と、ｌ＊８ＬＲけピット直列メツセー
ジを受取シ１巡回冗長検査（ＣＲＣ）ランを行ない、上
記メツセージをバイト並列データに変換し。

ｍデータを、該８ＬＲＫ関連するｘｏｃｍチャンネル８
７を介して、ＲＡＭを有するメモリ１５へ送シ、該メモ
リにおいて該データはマイクロプロセッサまたはマイク
ロコンピュータ１ｏに対して使用可能となる。

１１ＬＲ及び８Ｉ、Ｔａ２及び４０の特徴として。

ＢＬＲと８ＬＴとの対８５．４０を用いるととくよシ、
かなシの電気的ノイズが存在していても。

ディジタルデータのノ臂ケットを分散型のプロセッサス
テーションすなわち制御素子１０５−１間で信頼性をも
って通信することができる。この通信によシ、とのｉシ
ンまたはシステムまたはセットの種々の部分における制
御素子１０５−１は、他の制御素子１０５−１との整合
を保持しながら。

局部的機能を近接監視することができる。他の特徴は１
通信媒体すなわち路線フ０は受動的であって、該媒体自
身の故障の可能性を最少化していることである。撚シ合
わせたワイヤの対又は単：の直列同軸ケーブルのような
受動的媒体７０を通じて通信するととＫよシ、従来のデ
ィジタル信号の並列送信と比較して、必要とする路線の
数を大巾に減少することができる。更に他の特徴は、送
信方法が７エーズドコーデイングまたはマンチェスタコ
ーディングであるというむとである。この方法は、クロ
ックのための追加の路線を使用せずに独立のクセツクジ
ェネレータ８６を有するステーション間で送信できると
いう利点を有す。

他の特徴は、各８ＬＲ／８ＬＴステージ曹ン８５．４０
が他の全てのステーションから独立であり、共用ｆｌ？
Ｑへのアクセスに関する限りでは。

隘路となる可能性のある中央制御がないということであ
る。諸ステーション１０５−１自体が路線７０へのアク
セスに対する調整を行なう、２つ又はそれ以上のステー
ション１０！Ｓ−１が同時にアクセスしようとする場合
は、これらステーションはランダムに定められた期間に
わだって「ノ寺ツクオフ」シ、これによシ、これらステ
ーションの次のアクセスが異る時刻に行なわれるようＫ
する。

更に他の特徴は、８ＬＲ／８ＬＴ　　８５／４０を有す
る諸ステーシロン１０５−１は互いに独立であるので、
１つのステーション１０５−１が故障しても他のステー
ション１０５−１又は共用線７０に影響がないというこ
とである。このシステムの残部は故障のない装置のまま
でいる。更に他の特徴は、成る１つのＳＬＲ／８ＬＴ　
　８５／４０が、その独自の識別アドレスを用いるとと
くよって共用線７０上の他の任意のステーション１０５
−１に対して通信できること、又は、共通アドレス用に
指定した共通アドレスを用いることによって全てのステ
ーション１０５−ＩＫ同１１１ｍ信できることである。

他の特徴は、各受信部８５は、受信部８５が約束モード
にあって全てのメツセージを傍受できるという場合以外
は、該受信部に対してアドレス指定（又は同報通信）さ
れでない通信を無視する七いうことである。従って、指
定した受信部８５を用いて共用線７０上の全ての活動の
記鍮を提供し。

障害ｌ因追求に用いることができる。更に他の特徴は、
共用線受信部８５．共用線送信部４０及び制御装置５を
１個のチップ上にマクロ１５０−１の形式で計装すると
とＫよシ、小影の装ｆにおいて共用１１？０を通ずるノ
ヤケット通信を経済的に行なうことのできる程度にまで
費用を低減できるということである。多くのマシン制御
装置においては、多数であっても差し支えはないが、６
個前後のプロセッサステージ曹ン１０５−１で充分であ
る。特に１ｇビット宛先アドレスで、制御素子］　０５
−１ノ／本の共用線７ｏ上ｆ２６４ｊ？のステーション
が可能となる。メツセージの量にょ）、他の若干の場所
におけるステーションの数をこれ以下に制限できる。

共用４Ｉ７０の制御に対する基本原理として、共用線７
０け、各々がマイクロコンピュータ１ｏを含んでいる複
数の制御素子１０６−１間の通信の丸めの媒体である。

共用４１７０ａ撚り合わせたワイヤの対であってよいが
、単一の同軸ケーブルのような他の媒体を用いることも
できる。共用線？０は各制御素子１０６−１における共
用線７０上８５及び共用線７０上４０によってアクセス
される。メツセージは、開始ビットが先１４にあるビッ
ト直列ディジタルデータパケット、宛先アドレス、及び
原始アドレスである。共用線７ｏに対するアクセスの制
御は各受送信ステーション８５／４０にかかつている。

送信準備のできているメツセージを有するステーション
１０６−１ａ、ＩＥＫ進 −１は，路線がクリアされている時にのみ送信を開始す
ることができる。一つのステーション１０５−１が送信
準備のできているメツセージを有しておシ，そして奇行
なわれている送信の終るのを待っている場合には、各ス
テーションは，送信を開始しようとする前に，更に１つ
のランダムな期間にわ九って待機する。このランダムな
待機期間は。

１つの送信が他の送信と混信することを最少化するため
のものである．この混信を衝突２呼ぶ．ＩＩ央が検知さ
れると，これを検知したステーション１０１５−１ａそ
れ自身の送信を停止し，路線をふさぐ．この路線ふさぎ
の目的は，全てのステーション１０５−１に衝突を’Ｉ
ＩＲさせてそれ自身の送信を停止させ，このようにして
全てのステーション１０５−１を・童ツクオフ状態とす
ることである・独立のパックオフを得るための第１の必
要事項は，各ステーションがランダムな長さの期間を発
生することを可能ならしめるための手段である。

８ＬＴ４０において社、仁の手段は後述の７リーランエ
ングカウンタ１７５５であり、このカウンタは模１１Ｉ
または擬似乱数を発生する。しかし、この乱数は平均値
の周Ｊ）Ｋ分布しておシ、従って。

パンクオフ期間の平均長位既知の量である０例えば小形
の装置における場合にあるように共用線？Ｏの使用が頻
繁でないときＫは、送信部４ｏが共用１ｓ７０にアクセ
スするのに困難はない、ステーシコン１０６−１の数ま
たはメツセージＣ量が増加するにつれて、送信部４０＃
ｉ送信中のメツセージの終るのを待たなければならない
ことがよシ頻繁になる・また、メツセージ相互間の衝突
の頻ｒが増す。仁の増加を許すためには、バックオフ期
間の平均長を大きくすることが望ましい、これは、受信
部８５が感知する衝突の数を計数し、そして、後述のカ
ウントダウンカウンタ１７６５へ転送される乱数のビッ
ト数を増加させるととくよって行なうととができる。こ
のカウンタ１？６５のタイムアウトは・々ツクオフ期間
を表わす。上記乱数の各ビットがカウントダウンカウン
タ１７６５に追加ロードされるにつれて、カウントダウ
ンされるべき数の平均の大きさ＃′ｉ−倍になる。計数
された各衝突の追加でパックオフ期間が倍増する（平均
値で）Ｋつれて、他の衝突の確率が減る。しかし１ｇつ
の衝突を計数した後は、送信部４０は路線７０をふさぎ
、それ以上送信することを止め。

そのｆロセツサ１０に通知する。

アドレス指定について説明すると、各メツセージの第１
の／４イトは宛先アドレスであシ、第２のノ々イトはア
ドレスの転送元である。ノ々ケットが共用線７０に載せ
られて全ての受信部８５へ伝播するが、受取られるのは
次の条件の下においてだけである。すなわち、第１の条
件として、宛先アドレスが受信部８５の識別アドレスに
一致する場合。

又は第一の条件として、指定されたアドレスがゼロであ
シ、ｌ＊アドレスがメツセージを全ての受信部８５へ同
報通信するために規約によって指定されている場合、又
は第３の条件として、受信部８５が全てのメツセージを
受信すべきものとなっている場合である。

キャリヤ検知について説明すると、ｌっのステーシコン
１ｏ　ｓ　−１カ他のステーションに先ヲ譲ることが可
能であるためには、該ステーションは、共用１！７０上
にメツセージが存在していることを検知することができ
なくてはならない。ここに用いる送信方法、すなわち位
相符号化においては。

各ビット周期においてｌっの論理レペ゛ルから他の論理
レベルへの少なくともｌっの遷移がある。従って、メツ
セージが存在しているという事実は、食中ヤリャが存在
しているということの送信の発生により、各ビット周期
ごとに検知される。キャリヤ検知が行なわれる装量にお
いては、路線が使用中である時には送信部４ｏが該路線
へのアクセスを延期するので、衝突は最少限となる。従
って。

衝突が起るの岐、いくりかのステーション１５０−１が
路線の使用可能となるのを待っておシ、そして該路線が
使用可能となった時にｔｌぼ同時に送信を開始する時だ
けである。

衝突検知について説明すると、ステーション１０５−！
の受信部Ｂａｄ、７つのビット周期において一つ又はそ
れ以上の送信部４０が送信期間中であることを示す一つ
又はそれ以上の遷移の発生を検知するように装備されて
いる。一つ（又はそれ以上）のステーション１０５−１
のランダムなノ青ツクオフ期間が互いにタイムアウトし
て終抄。

そしていくつかの送信がほぼ同時に開始すると。

衝突を最初に検知したステーション１０５−１はそれ自
身の送信を停止し、バックオフ期間を一倍にした後に送
信を再スケジニールする。

その間、上記ステーションは、全てのステーション１０
５−１が混信状態を知るのに充分な時間であるλつのビ
ット周期にわたって高レベルを提示することによって共
用線フ０をふさぐ。１つの送信が全てのステーション１
０５−１　ヘｔｌＪ達ｔ　；ｂのに充分な長時間にわた
って路線７０上に在ると。

誼ステーションは該送信まで待ち、そして該送信は終シ
まで行き、衝突を示すノイズ発生は回避される。

エラー検知について説明すると、第１のステーション１
０５−１がその送信について混信を検知してい危い場合
であっても、受信されたメツセージ中にエラーがあると
いう可捕性がいくらかはある。そのために、送信用のス
テーション１０５−１は巡回冗長検査の和を有し、受信
用のステーション１０５−１はこの和を検証する。更に
また。

ソフトウェアレベルにおけるプロトコルはかかるエラー
の検知及び補正手続きを有す。例えば。

ＣＲＣエラーが報知されると、上記プロセッサ祉メツセ
ージの受信を肯定することを拒否し、送信部４０にこれ
を反復させる。

８ＣＣ５を有するＳＣＣ副制御素子１０５−１の基本的
構造について説明すると、共用線７ｏ上８５は路線７０
をモニタし、メツセージビットが路線フ０上にある時に
共用機送信部４０が送信するのを妨げる。メツセージが
該轟の受信部８５にアｒレス指定されているときけ、該
受信部は該メツセージを受取り、これを並列バイトに変
換し、そして、これが共に働いている入力出制御部すな
わちチャンネル４ｇ／８’７へ転送する。共用線７０へ
送られるべきデータ社、メモリｌｂ内のＲＡＭからノ譬
イト形式で得られ、そして、ＳＬ？４０と共に働くよう
にマイクロコード化された入出力制御部４Ｂから、並列
のｔま、共用機送信部４０へ送られる。基本的には、８
ＬＴ４０け並列ノ脅イトを直列ビットに変換し、そして
該ビットを位相符号化フォーマットとして共用１７０に
載せる。

位相符号化について説明すると、共用８７０上のメツセ
ージは、ディスク記鍮において用いるのと類似の手編で
位相符号化される。この知能は。

１つの論理レベルから他の論理レベルへの遷移内に含ま
れている。すなわち、下方遷移状０であシ。

上方遷移ａｌである。第参図に示すように％遷声はビッ
ト周期のｔｔ埋中央で起こる。また１次のビット遷移の
ための正しいレベルにおける信号を得る丸めに、ビット
セル遷移は、データビットの〇と０又けｌと１との間の
ビットセル遷移におけるように、ビット周期の境界付近
で起こる。位相符号化は、各ステーション１０５−１が
それ自身ツクロック４　ｐ　、ｓ−ル８５上でランして
いる分散形システムにおいて有利である。すなわち、こ
の方法は、別々のクロックの周期間の広い裕度変化を受
容するからである。開始ビット遷移に関する同期化のこ
の方法においては、別個のストローラ線は不要である。

メツセージフォーマットについて説明すると、メッセー
！は共用線７ｏ上のキャリヤなしの期間の後に続く。こ
のメツセージは７１１の開始ビットから成っておシ、そ
の後に、ＩＫｓ図に示すように、宛先アドレスツヤイト
、ｇ始アドレス／肴イト、及びデータツヤイトが続く。

このメツセージは２つのＣＲＣバイトで終っており、そ
の後にはキャリヤが続いておらず、紋メツセージが終っ
ていて路線７０が使用可能であることを示す。

位相復号にりいて説明すると１１１４図に示すように１
位相デコーダは共用線の内容を次の事項に従って翻訳す
る。すなわち、第１に、低レベルにある１８又はそれ以
上のサンプルクロックの周期がキャリヤなしまたはメツ
セージ終りとして翻訳されること、第一に、低レベルか
ら高レベルへの遷移である開始ビットが最初のビット遷
移として識別され、そして、メツセージの休止部の復号
処理においてサンプルクロックがこの遷移において始ま
るものとカタログ化されること、第３に、公称タイミン
グを有する一連のビットセルにおいて。

ｊつのサンプルクロックがｌっの全ビット及びセ＃内１
’ｌ、り、サンプルのためのダっのサンプルクロックが
中ビットセル内にあシ、従って、路ＳＦｉ。

ダつ又はｊつのサンプルクロックにゎたって通例低レベ
ルであシ、及び、参っ又はｔつのサンプルクロックにわ
たって通例高レベルである仁とである・しかじ、送信部
４ｏと受信部８Ｉ！１との間のクロック裕度の差異を考
慮すると、８ないし５のサンプルクロックの半Ｖットセ
ル及び６ないし１″００ビツトサンプルクロツクの全ビ
ットセルが受容可能と考えられる。第日ξ８又は４以下
のサンプルクロックに対する低レベル又は高レベルの生
起を基礎として１１又はＩＢの連続サンダルクロック周
期が衝突として復号されること、第Ｓに。

ビットセル遷移間に在る全ビットセルが衝突として復号
されること、第４に、１８又はそれ以上のサンプルクロ
ック周期の高レベルがふさがりとして復号されることで
ある。

共用機受信部８５について説明すると、共用機受信部８
５は、第一五図及び第２Ｂ図に示すように１位相デコー
ダ１４８５及びデータシンクロナイザ１４４０を介して
共用線７０から位相復号済みピットを直列に受取抄、そ
してこれを第一五図及びＳ２８図に示す一連のシフトレ
ジスタ１４８０−１ないし１４８０−８を介して入カパ
ッ７ア１４４５へ送る。この人カパッ７アは第３図のｌ
０ＣＲ８７のＦＩＦＯバッファ（図示せず）への並列転
送のために用いられる。第７図は共用機受信部８５′の
動作の機能的流れを示すものである。

位相デコー／１４８５について説明すると１位相デコー
ダ１４８５＃ｉ位相遷移を一連の論理信号に変換し、誼
信号は、メツセージ開始、キャリヤ、衝突検知、及びデ
ータを認識するために解析される。開始ロジック１４５
０Ｆｉ開始ピットの０から１への遷移を認識してグロダ
ラムロジックアレイ（ＰＬＡ）１４５５に通知する。こ
のＰＬＡけＳＬＲマクロ８５に対する中央制御部として
働く。

キャリヤ検知部１４６０は共用線７０上の中ヤリャの存
在を認識して５ＬＴ４０及びＰＬＡ１４５５に通知する
。衝突検知部１４６５ａライン７０上のコつ以上の遷移
の存在を認識して８ＬＴ４０及びＰＬＡ１４！Ｓ５　Ｋ
通知する。

アドレス認識部１４７ＯＫついて説明すると。

復号済みデータはシフトレジスタ１４８Ｇ−１及びＣＲ
Ｃロジック１４７５へ直列に送られる。第１のレジスタ
１４ＲＯ−Ｉにおいて得られる宛先アドレスを含んでい
るメツセージの最初のバイトはアドレス認識部１４７０
へ転送され、そして。

比較ロジック１４８５において　ｍ別しタスタ１４８０
に収容されている５Ｌ１８５の識別アドレスと比較され
る。この識別アドレスはｌ０ＣＲ８７からデータバス４
００を介して得られる。これらのアドレスが一致すると
、ＰＬＡ１４６６は報知され、そして制御ロジック１４
８０が、全メツセージを受信するようにセットされる。

同１１Ｋ。

宛先アドレスが０である（回報通信モード）かまたは約
束モードがセットされている場合は、ＰＬＡロジックが
全メツセージを受信するように隼備される。上記アドレ
スが一致しない場合は、メツセージ＃′１ＩＯｃＲ８７
を通過せず、これによシ、ステーション１０５−１のメ
モリ１５及びプロセッサｌＯを不必要に占有することを
回避する。

シフトレジスタ１４８０−１ないし１４８０−８につい
て説明すると、アドレス一致の後、データは第１のシフ
トレジスタ１４＄５Ｏ−１から第一のシフトレジスタ１
４８０−２へ１次いで第３のシフトレジスタ１４８０−
８へ直列にシフトされる。３つのレジスタ１４８０−１
ないし１４８０−８は、メツセージの最後の一つのバイ
トがｌ０ＣＲ８７へ送られることのないようにする九め
に必要なものである。路線７０にキャリヤがなくなった
時には、これはメツセージの終りを示すものであり、２
つのＣＲＣバイトは第１のシフトレジスタ１４８０−１
及び第２のシフトレジスタ１４８０−２内にあり、そし
てメツセージの最後のバイトは８３のシフトレジスタ１
４８０−８内にある。

巡回冗長検査（ＣＲＣ）チェッカすなわちロジック１４
７５について説明すると、ＣＲＣチェッカ１４’１５ｔ
ｔ到来メツセージ内の全てのビットを処理する。エラー
が検知されないときは、上記チェッカはＲＬＡ１４５５
に報知する。エラーが検知され九ときは、ＰＬＡ出力が
ＣＲＣ状態ピットをセットする。ＣＲＣチェッカ１４？
５は多項式％式％： 入カパツファ（ＩＢ）１４４５について説明すると、入
カパツ７ア１４４５が一杯になっており。

そして第３図のｌ０ＣＲ８？のＩＯＣ先入れ先出しバッ
ファ（図示せず）が一杯になっていない時には、入カパ
ツファ１４４６内のノｆイトは先入れ先出しインタフェ
ース制御部１４９５の指示の下で上記先入れ先出しバッ
ファに書込ま゛れる。転送された各バイトは、第ｔＷＪ
Ｋ示すように、コビットタグによって識別される。上記
タグは、ノ臂イトがメツセージの最初のもの（妥当開始
）であるか。

メツセージ内のデータ（妥当データ）であるか、又は入
カッ々ツファ１４４５のコビットタグレジスタ１４４５
Ａに記憶されているデータの最後のｚ４イト（終り）で
あるかを示す。

メツセージの最後のｔ＋イトに続く状態について説明す
ると、メツセージの状態は５ＬＲ８５内の後述の状態レ
ジスタからＩ　０ＣＲ８？の先入れ先出しバッファへ転
送される。付随するタグは状態を示す。第Ｓ図に示す状
態バイトは次の状態を報知する。すなわち、ＶＥは妥当
終シを示し、ＵＫは異常終りを示し１ＭＥはメツセージ
終りを示し。

ＣＲＣＨＣＲＣエラーを示し、ＣＯＬは衝突を示し、Ｄ
Ｌはデータ遅れを示す、妥当終りは、ＣＲＣエラー、衝
突、及びデータ遅れが生じなかったことを意味する。異
常終りは、１つ又はそれ以上のこれらの状態が生じたこ
とを意味する。メツセージ終りはメツセージ上の終りタ
グである。これは。

チェインの最後のＣＣＢが完了したことを示す。

ＭＥけＯに等しく、メツセージが停止したことを示す、
レジスタ１５００内のモードについて説明すると、この
モードレジスタはｌ０ＣＲＲＴ上のｆ　　ｐ、４ス４０
０１−介して２つのモードピッ）ｔ−受取る。その１つ
け半速度モードであってタイミングジェネレータ】５０
５へ与えられ、他の１つは約束モー）”（ＰＭ）であっ
てアドレス比較ロジック１４８５へ与えられる。

ｌ０ＣＲ制御パス復号部１５１Ｏについて説明すると、
制御パス４８５と総称するｌ０ＣＲ８？からの複数の信
号は５ＬＲ８５上のＰＬムによって復号されてこれに次
の機能を行なわせる。すなワチ、第１に、Ｒ別しタスタ
１４８０にロートスる。第２に、マクロリセットロジッ
クすなわちＩ　ＯＣＲ制御パス復号部１５１Ｏをセット
及びクリアする。第３に、マクロオンロジック１５１”
５をセット及びクリアする。第参に、モードレジスタ１
５００を日−ｙ及びリセットする。

共用線送信部４０′について説明すると、この共用線送
信部ｄｌＯｃＴ４ｇからノ櫂イト並列データを受取シ、
これを出力バッファ（ＯＲ）１５２５１’？して送って
第１図に示す３つのレジスタ１５２０−１ないし１５２
０−８のうちの１つくロードし、上記・青イトを直列形
式にシフトし、そしてこれを共用線７０に対する位相エ
ンコーダ１５８０において位相符号化する。第９図ｉ共
用線送信部４０の動作を示すブロック線図である。

出力バッファ（ＯＢ）１５２５について説明すると、出
力バッファ１５２５がおいており、そしてｌ０ＣＴ４ａ
の先入れ先出しバッファ（図示せず）がおいていない時
には、上記先入れ先出しバッファの先頭のバイトが先入
れ先出しインタフェース制御１４１ロジック１５Ｂ５の
指示の下で出カッぐソファ１５２５内へ転送される。転
送され九各ノ々イ）Ｈ，第１ＱＦ！ｌＪＫ示すように、
０Ｂ１１５Ｂ５のタグレジスタ１５２５Ａ　の２ビツト
タグによって識別される。タグは、ツクイトがメツセー
ジの最初のバイト（妥当開始）であるか、メツセージ内
のデータ（妥当データ）であるか、又は最後のバイト（
妥当終り）であるかを示す。

レジスタ１５ＢＯ−１ないし１５２０−８について説明
すると、シフトレジスタ１５２０−８（８ＢＢ　）が使
用可能である時には、ツクイトは出カパツファ（ＯＲ）
１５２５から直接に該レジスタへ転送される。レジスタ
１５８０−１（１９Ｒ１）及び１５２０−１（８ＲＲ）
　　はシフ）レジスタ１５２０−８が使用中であるとき
に使用され、マクロ４θ内に小さなバッファを提供する
。

ＣＲＣジェネレータ１５４０について説明すると、ＣＲ
Ｃジェネレータ１５４０は、出て行くメツセージ内の全
てのビットを多項式ｘ”＋ｘ”＋Ｘ”＋／に従って処理
する。メツセージの終りにおいて、該ジェネレータは２
つのＣＲＣチェックノ櫂イトをこれに追加する。

位相エンニーダ１５８０について説明すると。

該エンコー〆はシフトレジスタ１５１！１Ｏ−８ｉらの
直列論理ピット（及びＣＲＣ？）エネレータ１５４０か
ら・のコつのバイト）を共用線？ＯＫ対して位相符号化
形式に変換する。上記エンコーメハ開始ビットをメツセ
ージの先頭に置（、ＣＲＣバイトの後、上記エンコー〆
は路線７０を低レベルにし、メツセージ終シを示す、送
信中に、８ＬＲ８５が衝突を検知すると１位相エンコー
ダ１５８０はその送信を停止し、路線７０をふさぐ。

−々ツクオフアルプリズム１５４５について説明すると
、衝突が生じた場合は、パックオフアルゴリズム１５４
５は、５ＬＴ４０がそのメツセージを再送信しようとす
る前に待っているべき期間を示す擬似乱数を発生する。

マクロ４０において。

パックオフアルプリズム１５４５はハードウェアとして
装備されており、該ハードウェアは、第一６Ａ図に示す
ように１本質的に１次に説明する衝突カウンタ１７８０
、フリーランニングカウンタ１７６５．カウントダウン
カウンタ１７６５及びカウントダウンロック１７７０か
ら成っている。

衝突カウンタ１７８０は１本実施例においては。

ｇつまでの衝突の数を計数する。フリーランニングカウ
ンタ１７５５は、後述するように、適当な擬似乱数を発
生する。１つの衝突の後には、フリーランニングカウン
タ１７５５は１つのビット（ランダムＫＯか又はｌ）を
カウントダウンカウンタ１７６５へ転送する。カウンタ
１７６５けカウントダウンし、パンクオフ期間を測定す
る。２つの衝突の後には、７リーランニングカウンタ１
７５５は一つのピットをカウントダウンカウンタ１７６
５へ転送し、これにより、転送された数の平均の大きさ
または語長を一倍にし、カウントダウン期間を一倍にす
る。上記コビットの実際のカウントダウンは上述のよう
Ｋｇビットまたはカウンタの容量までランダムのままに
表っている。

カウントダウンクロック１７７０け上述の動作をクロッ
クする。

状態レジスタ１５５０について説明す名と、送信が終っ
た後、状態レジスタ１５５０は、該送信が終った環境に
ついての情報を累積し、そしてこの状態をｌ０ＣＴ４ａ
Ｋ対して使用可能とする。

モードレジスタ（ＭＲ）１５５６について説明するト、
＃モードレジスタはｌ０ＣＴ４ＢＴｈらのデータバス４
００からの一つのモードピットを含む。その１つ紘牛速
度モードであってタイミングジェネレータ１５６０へ与
えられ、他の１つはパックオツデイスエープルであって
パックオフアルプリズムロジック１５４５へ与えられる
・ＩＯＣ制御パス復号部１５６５について説明すると、
制御・ヤス４８５と総称するｌ０ＣＴ４２に対する複数
の信号はＩＯＣ復号部１５６５内の復号ＰＬＡによって
復号され１次の機能を行なう信号を提供する。すなわち
、第１に、リセットロジック１５７０をセット及びクリ
アする。第一に。

ロジック１５７７上のマクロをセット及びクリアオる。

第３に、モードレジスタ１５５５をロード及びリセット
する。

インタフェースについて説明すると、８ＬＲ８５及び５
ＬＴ４０はいずれも一方の側において共用［７０にイン
タフェースし、且つ、受信又は送信のためにマイクロコ
ード化された入出力制御装置に、８ＬＲ８７及び８ＬＴ
４０の他方の側においてインタフェースする。更にまた
。後述するように、５ＬＲ８５と８ＬＴ４０との間にイ
ンタフェースがある。

８ＬＲ対８ＬＴインタフエースは、衝突を示すエラーを
意味するＥＲＲｌ及び、キャリヤが存在していることを
示す未終了フラグを意味するＮＥＮＤＦを含んでいる８
ＬＲから８ＬＴへの２つの信号から成る。

８ＬＲ／ｌ０ＣＲインタフエース８５，８？について説
明すると、８ＬＲマクロ８５とｌ０ＣＲマクロ８７との
間の信号は次の通りである。す表わち、入カパツ７ア１
４４５からの信号ＦＷＤ　ＯないしＦＷＤ？はｌ０ＣＲ
８？へ導かれ、第一図のｌ０ＣＲ８？の先入れ先出しバ
ッファ（図示せず）への転送を待っているメツセージア
ドレス。

データ又は状態のｇビットに対するホニルドとして働く
、タダレゾスタ１４４５ムからの信号ＦＷＤＴＡＧはｌ
０ＣＲ８？へ導かれ、ｌ０ＣＲ８７の先入れ先出しバッ
ファへの転送を待っている。２つのタグビットを保持す
るように働く、信号に対するＩＯＣ制御パス４８６と呼
ばれるｌ０ＣＲ８？機能からのモード選択であるＭｈ。

はｌ１ＬＲ８！！上で復号され、モードレジスタ１１５
０Ｇ、識別レジスタ１４８０．マクロリセツ）１５１０
及びｆｆクロオン１５１５のような機能に対してロード
を提供し、信号をセット又はクリアする。動作パス４８
５Ｄである信号ＡＣＴＯないしＡＣＴ４及びタイミング
信号４８５Ｄである信号ＴＡ、ＴＢは全て８ＬＲ８５へ
導かれ、ＭＳＯとして機能するように働く。データバス
４００である信号ＤＢＯないしＤＢ７は８ＬＲＢ５へ導
かれ、モードピットをモードレジスタ１５００へ。

及び識別アドレスを識別（ＩＤ）レジスタ１４８０へ転
送するのに用いられるように機能する。先入れ先出しパ
ンファフルであるＰＩＦＯＦ　　４６０Ｄは８ＬＲ８５
へ導かれ、先入れ先出しバッファが一杯であることを先
入れ先出しインタフェース制御部１４９５に通知する。

先入れ先出し／４ソファ書込みであるＦＩＦＯＷＲ４６
０Ｃけｌ０ＣＲ８７へ導かれ、先入れ先出しバッファが
一杯になっていない時に入力バッファ１４４５の内容を
ｌ０ＣＲ８７の先入れ先出しバッファに書込む、先入れ
先出しバッファ読出しであるＦＩＦＯＲは８ＬＲ８５上
で接地される＠５ＬＲ８５に対するクロックである信号
ＰＩ（１，ＰＨ２，ＰＨＢは５ＬＲ８５＊シツクのロジ
ックに対する基本タイミングとして働（，８ＬＲ８５に
対するクロックインであるＣＬＫＩＮ　　４８５Ｄも５
ＬＲ８５０シツクに対する基本タイマとして働く。８　
Ｌ１２５に対するシステムリセット同期である８Ｙ８Ｒ
１ｉ１Ｔ８ＹＮＣ４８５Ｂは８Ｉ、８８５リセツトを同
期させるように働く。

８Ｌ丁／ｌ０ＣＴインタフェースについて説明すると、
８ＬＴ４０とＩＯＣＴｗりｅ１４Ｂとの間の信号は次の
通シである。すなわち、出力・ぐツ７アへの信号ＦＲＤ
０　４００表いしＦＲＤ？　　４００は５ＬＴ４０へ導
かれ、メツセージアドレスまたはデータのｔビットを、
ｌ０ＣＴ４２の先入れ先出し／青ツファから転送された
後、保持するように働く。タグレジスタ１５２．・ｂム
へのデータノリ、　４００である信号ＦＲＤＴＡＧ　　
は５Ｌ７４０へ導かれ。

先入れ先出しバッファからの転送のための２つのタグレ
ジスタとして働く。モード選択部すなわち制御パス４８
５であるＭ２Ｏは、いずれも８Ｉ、Ｔ２Ｏへ接続される
動作パスであるＡＣＴＯ及びＡＣＴ　１並びにタイミン
グであるＴＡ及びＴＢを含んでお沙、８ＬＴ４０に与え
られるＩＯＣパス信号を制御し、モードレジスタ１５５
５．マクロリセット部１５７０及びマクロ１５７５のよ
うな諸機能に対してロードを提供し、信号をセット又は
クリアするように働く。データバスであるＤＢＯ−４０
０？ａ８ＬＴ４０へ導かれ、−ａ−−ｙｖビットモード
レジスタ１５５５へ転送するのに用いられる。先入れ先
出し〕ぐツフアあきである信号ＰＩＦＯＥ（４６０Ｂ）
　　は５ＬＴ４０へ導かれ。

１０ＣＴ４２１の先入れ先出しバッファがおいているこ
とを先入れ先出しインタフェース制御ロジック１５８５
へ通知する。先入れ先出しバッファ読出しであるＦＩＦ
ＯＲＤ（４６０Ａ）ａ、Ｉ　０ＣＴ４Ｓの先入れ先出し
バッファがおいている時にｌ０ＣＴ４２へ導かれ、出力
バッファ１５２５に対して先入れ先出し／４ツ７アの内
容を読出す。先入れ先出しバッファ書込みであるＦＩＦ
ＯＷＲ４６００ａＳＬＴ４０において接地される。８１
，７４０に対するクロックであるＰＨ１，ＰＨ２，ＰＨ
−８（４８６１））はｌ！ＬＴ４０ｔ”シックに対する
基本タイミングとして働く。８ＬＴ４０に対するシステ
ムリセットリセシングである８Ｙ８Ｒ８Ｔ１１ＹＮＣけ
５ＬＴ４０リセツト期間を同期させるように働く。

８ＬＴ４ＱＫ対する８７Ｒ２は８ＬＴ４０リセツトを８
Ｌ７４０機能に同期させて８ＬＴ４０リセツト期間を同
期させるように働（、ｌ０ＣＴ４２に・対するメツセー
ジ停止である信号８ＴＲ２（４７５ム）は、終りにおけ
る状態ビットとして働く。ＩＯＣＴ４ｇに対するリトラ
イ停止であるｇＴＲ（４７５ム）は、終シにシける状態
ビットとして働（ｅ　ｌ０ＣＴ４２に対するデータ遅れ
である８７ＲＯは、終りにおける状態ビットとして働＜
ｅ　ＩＯＣ’Ｉ’４ｇに対するメツセージ完了であるＭ
Ｃ４７５人は、終りにおける状態ビットとして働く。

動作について説明すると、１９ＬＲ８５又は８ＬＴ４０
の各動作は、マクロ８６／４Ｇに対しテ働くプロセッサ
ＩＯＫよってコマンド制御ブロック（ＣＣＢ）内に置か
れるコマンドによって決定すれる。上記コマンド制御ブ
ロック（ＣＣＢ）はメモリ１５のＲＡＭ部からＩ　０Ｃ
Ｒ８７又は１０ＣＴ４２へそれぞれ転送され、そしてそ
こで、信号によってｔｏｃｕ／５ＬＲ（８？／８５）イ
ンタフェース又はｌ０ＣＴ／５ＬＴ（４２／４０）イン
タフェースへ与えられる。メツセージ転送動作の前に、
８ＬＲ８５又は５ＬＴ４０の動作モードとして修飾され
る場合の多い５ＬＲ８５内の識別アドレスを確立しな叶
ればならない。メツセージ転送動作に引き続いて、５Ｌ
Ｒ８５又は８ＬＴ４０は状態情報をｌ０ＣＲＢ７又はｌ
０ＣＴ４Ｂへ戻し、紋ｒＯｃＲ又はＩ　ＯＣＴは該情報
をプロセッサ１０に対して使用可能にする。

メツセージフォーマットについて説明すると。

共用線７０上の全てのメツセージは第１／図に示すよう
な共通のフォーマットを用いる。このフォーマ７）１１
．コマンド制御ブロックにおいてメモリアドレスによっ
て指示されるメモリ１５のＲＡＭ部内の開始場所にセッ
トアツプされる。全国の宛先は同報通信メツセージを識
別するために８ＬＲ８５によって翻訳され、共用線７０
上の全ての８ＬＲ８５に受信される。情報の資料として
。

８ＬＴ４０け１個の開始ビットを宛先アドレスバイトの
先１１に追加し、且つ、ＣＲＣバイトをメツセージの最
後のバイトの後（付は加える。しかし。

上記の開始ビット及びＣＲＣバイトは、メツセージがｌ
０ＣＲ８７の先入れ先出しバッファ（図示せず）へ送ら
れる前に、８ＬＲ８５によって該メツセージから剥脱さ
れる。

プロトコルについて説明すると、メツセージの本体内の
情報の構成をプロトコルと呼び、これは８ＬＲと８Ｌ丁
とのマクロ８５／４０によって指令されるものではない
。プロトコル社システムソフトウェアによって定められ
る。−例をあげると。

プロトコルは、送信部４０が受信し且つメツセージを受
信し九ことを受信部８５に対して肯定することを要求し
、また、送信ｓ４０は該メツセージを自動的に再送信し
なければならない。

コマンドについて説明すると、コクのコマンドは１００
１８Ｍ）みＫよ”）”ＣＭＲされ、ｌ０ＣＢ／５ｉＬ（
８７／ａｓ）インタフェースに信号を与える。コつのコ
マンドけ８ＬＴ４０によって認熾される。参つのコマン
ドが、第１２図に示すように。

ｌ０ＣＲ８７及びｌ０ＣＴ４１の両方によって用いられ
る。

１０　ＣＲ／　Ｓ　Ｌ　Ｒ８７／　８５　　コマｙ　ｌ
’について説明すると、受信されたメツセージ（０００
０）は、宛先又は同報通信アドレスを有する共用［７０
からのメツセージを５ＬＲ８６に受信させ、そして。

１０ＣＲ８７へＩ　０ＣＲ８？の先入れ先出しバッファ
（図示せず）へ送らせる。ロード識別レジスタ（１１０
０）Ｋより、ＣＣＢを受信した後にメモリによって指示
された記憶場所の内容Ｆｉ８ＬＲ８５上の識別アドレス
レジスタ１４８０へ転送すれる。

ｌ０ＣＴ／８ＬＴコマンドについて説明すると。

送信メツセージ（０１０１）により、８ＬＴ４０ｔｊ：
２５６バイト又はそれ以下のメッセージノ９ケットを送
信する。このメツセージノ臂ケットは１個のＣＣＢによ
って特定することのできるメツセージである。チェイン
ＣＣＦ３の場合に蝶、このコマンドは最後のＣＣＢチェ
イン内に含まれなければならない、送信された信号メツ
セージ（０１００）Ｋよｌ）、８ＬＴ４０はチェインＣ
ＣＢによって与えられる１個のメツセージノ譬ケットデ
ータを送信する。チーイニングは正規的または自動的で
ある。

メモリ１５ＣＣＢからのデータはメモリ１５のその前の
記憶領域からのデータに連続的に追加され。

る。

共通コマンドについて説明すると、読出し／先入れ先出
しく００１１）は、バイトの数に、後続のメモリ記憶場
所のＣＣＢメモリアドレスフィールドによってアドレス
指定されたｌ０ＣＲ８？の先入れ先出しバッファからメ
モリ１５の開始記憶場所までのＣＣＢバイト計数を加え
たものを読出す。

バイト内の数が１６又はそれ以下となる（上記先入れ先
出しΔツ７アは１６の記憶場所を含んでいる）場合は、
このバイト数は読出される。バイト計数フィールド内の
数が１４よ）も大きい場合には、先入れ先出しバッファ
内の１６バイトは、特定されたバイト数が上記先入れ先
出しバッファからメモリ１５へ取り去られるまで、一括
して移動させられる。読出し先入れ先出しコマンドとと
もに上記を用いてメモリからメモリへのブロック転送を
行なうことができる。

書込み先入れ先出しく０１１１）コマンドは。

ＣＣＢ　／譬イト計数フィールドによって特定されたバ
イトの数を、後続のメモリ記憶場所内のＣＣＢメモリア
ドレスフィールドによシ、メモリ１５内の開始メモリ記
憶場所から、アドレス指定された１０ＣＴ４２の先入れ
先出しバッファへ書込む。

ノ４イト計数フィールド内の数が１６又はそれ以下であ
る場合には、このバイト数が書込まれる。バイト計数内
の数が１６よシも大きい場合には、データは１％定され
九Ｉ４イト数がメモリ１５から１ＯＣＴ４Ｚ内の先入れ
先出しバッファへ移動させられるまで、１６バイト先入
れ先出しバッファ内へ一括して移動させられる。読出し
先入れ先出しコマンドとともにヒのコマンドを用いてメ
モリからメモリへのブロック転送を行なうことができる
。

ロード篭−）’（１１１０）コマンドは、ＣＣＢメモリ
アドレスフィールドによって指定された記憶場所の内容
を、第１図及び第２図に示す関連の８ＬＲ８６又は８Ｌ
Ｔ４０について説明したモードレ、タスタ１５０Ｇ／１
５５０にロードする。メモリ１５のＲＡＭ記憶場所は次
に示す関連のモードビットを含んでいる。すなわち、第
１に、ピットコ位置くおけるものである約束モード（８
ＬＲ８！Ｓのみ）Ｋより、５ＬＲ８５＃ｉ共用線７０上
の全てのメツセージを傍受する。このモードを用いて。

指定し九８ＬＲ８５に記録保持のために全てのメツセー
ジを要求させることができる。ビットが００場合には、
８ＬＲ８５はこれにアドレス指定されたメツセージ又は
回報通信メツセージだけを受取る。第：ＩＫ、ビット１
位置におけるものである中速度！−）”（８ＬＲ８５及
び８ＬＴ４０の両、方）Ｋよシ、アドレス指定された８
ＬＲ８５又岐８ＬＴ４Ｇは半速賓でランする。ビットが
０である時には、８ＬＲ８５又は８Ｌ’Ｔ４０は全速度
でランする。速゛度選択Ｆｉ７つのシステムである。第
ＪＫ、ビットＯ位置におけるものであるパックオフディ
スエーブルモード（ＳＬＴ４０のみ）Ｋよ！＋、５ＬＴ
４０内の／肴ツクオフアル？リズム社ディスエネーブル
される。パックオフアルプリズムがソフトウェアレベル
で与えられている場合には上記の状態が用いられる。こ
のビットが０である場合には、ノぐツクオアアルがリズ
ムはエネーブルされる。

動作なしく１１１１）コマンＦについて説明すると、こ
のコマンドは、ＣＣＢの間接フラグとして最も一般に用
いられているように、動作なしを特定する。

状態について説明すると、５ＬＲ８５及び５ＬＴ４０は
、コマンドによって定められる入出力動作の終りにおい
てｌ０ＣＲ８７又はｌ０ＣＴ４２を介して状態情報のダ
ビットを復帰させる。

上記亭ビットは、第１３図に示すように、状態ノ豐イト
の最下位ニブルに記憶される。このバイトはプロセッサ
ｌＯに対して使用可能である。

状態−８ＬＴ４０又は８ＬＲ８５について説明すると、
データ遅れは受信中のメツセージにおけるデータオーバ
ラン状態を報知する。衝突はメツセージにおける衝突ま
たはノイズの検知を報知する。ＣＲＣエラーは受信され
たメツセージにおけるＣ、ＲＣエラーを報知する。ＣＲ
Ｃ検査はメツセージの終シにおいて行なわれるから、状
態ピットの存在杜全メツセージが受信されたことを意味
する。メツセージ終りは、完全なメツ七−ジが受信され
たことを報知し、また、ＣＲＣエラーと関連して、メツ
セージふさがりが１に等しい仁と、０のＣＲＣが典型的
路シを示すこと、並びにメツ七−ジｌ及びＣＲＣＯが異
常終抄を示す仁とというような情、況を定める。

状１１１１ＬＴ４０について説明すると、データ遅れは
メツセージ送信における１つのピッ）１九杜オーバラン
状態を報知する。リトライ停止は、Δツクオアアルがリ
ズムが無くなってメツセージ送信が停止したことを報知
する。しかし、Δツクオフがディスニーツルされると、
モードピットはｌとなシ、状態ビットは常に１である。

方法停止は。

関連の８ＬＲ８５が衝突またはノイズを検知したために
メツセージ送信が５ＬＴ４０によって停止されたことを
報知する。５ＬＴ４０は送信を再開しようとはしない。

次のステップをとるのはソフトウェアによる。メツセー
ジ終シは、メツセージが終ったことを報知し、単一のＣ
ＣＢまたはチェインの最後のＣＣＢが完了したことを意
味する。

送信が停止すると、終シメッセー−Ｚ＃ｉＯとなる。

フラグセツティングの下における状態について説明する
と、制御フラグ及びＣＣＢのセッテングは、８ＬＲ８５
及び８ＬＴ４０がアイドル動作が終ったときにオンの首
までいるかオフのままでいるかを決定する。フラグの組
合せは、＠１４を図に示すように％３セットの状態に減
少する。

無影響状ｍＫついて説明すると、ｃｃｉｔの間接７ラグ
が、ｔｙ（ＸＸＸＩ）　であると、８ＬＲ８５及び５Ｌ
Ｔ４０Ｆｉオンのままになっておシ、間接点のメモリア
ドレスであるＣＣＢを休止なしに処理する。間接フラグ
の存在は他のフラグの状態をオーツ臂ライドする。

ターンオンオフチェインについて説明すると。

ＣＣＢがチェイニングされてない（ＯＯＸＯ）場合は、
５ＬＲ８５及び８ＬＴ４０は人出方動作の終りにおいて
ターンオフされる。ターンオフチェインについて説明す
ると、ＣＣＢがチェインの正着又は自−動のいずれかの
７つ（ＯＩＸＯ，ｌ０Ｘ０゜１１ＸＯ）である場合には
、５ＬＲ８５及びＳＬ？４０は最後のＣＣＢが処理され
るまでオンのままでおり、そして人出方動作は終る。こ
の時に。

５ＬＲ８６及び８ＬＴ４０はｌ−７ｔ７させられる。Ａ
常終シのためにチェインが早期に終る場合には、このチ
ェインは中断されたものとみなされ。

ＢＬＲ８５及び８ＬＴ４０けター　５’　ｒ　７される
。

バイト計数について説明すると、８ＬＲ８５又は８ＬＴ
４０内のバイトカウンタ１５９ｏ又は１５８５は２５６
バイトまでの転送を計数することができる・０の初期ノ
４イト計数は２５６バイトとして翻訳される。５ＬＲ８
５バイト計数について説明すると、メツセージ受信のた
めにＣＣＢ内のバイト計数は一般ＫＯにセットされ、こ
れによりｌ０ＣＲ８７ノ々イトカウンタ１５９ｏを０計
数として初期設定する。メツセージが受信されるにつれ
て、ｌ０ＣＲ８７パイトカウンタ１５９０は増加する。

メツセージの終りにおいて、バイトカウンタ１５９０は
受信したバイト数を含み且つ報知する。５Ｌ７４０バイ
ト計数について説明すると、メツセージ送信のためにＣ
ＣＢ内のバイト計数は一般にメッセージ長及びバイトを
示すようにセットされる。メツセージが送信されるＫっ
れて、１０ＣＴ４２バイトカウンタ１５８５は増加する
。

メツセージ送信が完了したときＫは、バイトカウンタ１
５８５ＦｉＯ計数に到達している。

職別アドレスについて説明すると、各ａＬＲ８５Ｆｉｔ
　ｋ’フット別アドレスレジスタ１４８０を含む、この
アドレスは、８ＬＲ８５へ導かれるメツセージに対する
宛先アドレスの役をなす。該アドレスは、ＩＱ！連の８
ＬＴ４０によって送信畜れるメツセージに対する原始ア
ドレスである。従って、物理的アドレスについて説明す
ると、システムリセットにより、全ての５ＬＲ８５の識
別アドレスは全０状ｌ１ｌ（ＸＦＦ）に初期設定される
。これはメモリ１５のＲＡＭ部のシステムレベルに含ま
れているプログラムまで達し、５ＬＲ８５識別レジスタ
１４８０を、システムノ壁うメータとして割当てられた
該システム内の鴫−的のアドレスに初期設定スる。この
アドレスは８Ｉ、Ｒ８５の物理的アドレスの役をなす。

しかし、これは物理的に修飾されるか又はソフトウェア
によって修飾される。

典型的な動作について説明すると、システムをリセット
すると次の状態が得られる。すなわち。

第１に、識別アドレスはＸＦＦＫ等しくなる。第一に、
半速度モードはＯ（全速度）Ｋ等しくなる。

第３に、約束モードけ０（全てのメツセージを受取らな
い）Ｋ等しくなる。第参に、パックオフディスエーブル
モードは０（パックオファ／Ｌ／−ｆ　、９ズム不動作
）に等しくなる。典減的な作動シーケンスは次の通りで
ある。すなわち、第１に、唯−的の物理的識別アドレス
をロードする。第一に、受信のためにモー−ビット、約
束モーｙまえは半速度モードをロードする。第３に、送
信のためにモ−ドピット、ノぐツクオフディスエーブル
モーＰ−またけ牛速度モート９をａ−ドする。＠ｌＩに
、メツセージを受信するようにｇＬＲ８５に指令し、こ
れをターンオンして共用線７０をモニタさせる。第ｊＫ
、ｌが使用可能な時に、メツセージを送信するように５
Ｌ７４０に指令する。第４に、メツセージの受信又は送
信が終った時に、状態バイトを読出し、そしてこれを解
析してその次のコマンドを決める。

ゾログラミングに関しては、上述についての例を典型的
な動作形式で次に説明する。

パックオフアルがリズム１５４５について捻。

ＣＣＢは第１３図に示すように記憶場所Ｘ１００Ｋ予め
設定されているものとし、５ＬＴ４０ｔ：ｌｌ０ＣＴ４
２に接続されるものとする。

約束モードについては、８ＬＲ８５内のエネーブル／デ
ィスエーブル約束モードを想定する。この例においては
、記憶場所Ｘ２０００が添字２付きｏｏｏｏｏｉｏｏ　
　を含んでいること以外は上記と同じである。

メツセージ送信については１割込みフラグセットを有す
る４バイトメツセージの簡単なメツセージ送信を想定す
る。また、ＣＣＢは記憶場所Ｘ１００Ｋ予め設定されて
いるものとする。更にまた。メツセージは記憶場所）ｌ
ａｏｏに記憶されるものとする。第１ＡＡ図及び第７４
Ｂ図に示すように、宛先アドレスはｘＯ８であり、原始
アドレスはＸＯＩであり、８ＬＴ４０はｌ０ＣＴ４！Ｂ
Ｋ接続される。

受信されたメツセージについては、簡単なメツセージ受
信のために、最大サイズであるが特定の大容量サイズで
あるというサイズをソフトウェアが知っているという割
込み特徴を用いる。また。

８ＬＲ８３が記憶場所２００においてｌ０ＣＢ８７に接
続されること以外は上記と同じである状態が、最大メツ
セージサイズを受入れるのに充分に大きいメツセージバ
ッファの開始アドレスであるとする。

メツセージ送信については、チェイニング及び割込み特
徴を用いるメツセージ送信の例を示す−１た。この例に
対しては、メツセージ＃１５１２ノ量イトの長さであり
、且つチェイニングされるべきものとする。また、ＣＣ
Ｂｔｉ記憶場所Ｘｌ０Ｉ：おいてソフトウェアによって
予め設定されており。

メツセージは、第ｉｔ図に示すように、記憶場所Ｘ２０
０で始まるメモリ１５の隣接メモリに記憶されるものと
する。

リングバッファについては、到来メツセージを受信する
ための簡単なリングバッファを作る例を。

第１ヂ図に、メモリ１５の隣接領域に示す。

送信メツセージチェインについては、送信メツセージ及
び送信セグメント化メツセージコマンドを用いるメツセ
ージ送信の例を示す、８５６バイトメツセージを正規チ
ェイニングを用いて送信する。ＣＣＢは記憶場所Ｘ１０
０においてソフトウェアによって予め設定されており、
メツセージは。

第コθ５！ｉｌＫ示すように、記憶場所ｘｇｏｏで始ま
るメモリ１５の隣接メモリに記憶されるものとする・送
信メツセージ自動チェインについては、辷れは上述の例
と類似のものであるが、第２１図に示すように自動チェ
イニングを用いる。

書込み／読出し先入れ先出しくついては、これは書込み
及び読出し先入れ先出しコマンドを用いてｌ　＠−４イ
トのデータを記憶場所ｘｇｏｏからｘ８００へ移動させ
るものとする。また、ＣＣＢを、第一一図に示すように
、記憶場所Ｘ１００に位置させるものとする。

第１Ａ図及び第１Ｂ図に概略を示し、第コ３Ａ図及び８
２３図に詳細に示すＬＳＴ４０制御ｌ１１ｇ：Ｉシック
１６００について説明すると、該ロジックはグロダラム
論虐アレイ（ＰＬＡ）１６０５、シフト（Ｓ）レジスタ
１６１０及びＣＯＬ／ＣＡ　Ｒモジュール１６１５を含
む。ＰＬＡ１６０５は、Ｓレジスタ１６１０からの路線
の組１６２０上の５０−８及び５０−８’の諸信号並び
Ｋ　ＣＯＩ、　−ＣＡＲモジュール１６１５からの路線
の組１６８５上のＣＡ　Ｒ／ＣＯＬ及びＣＡＲ／ＣＯＬ
、’　　の諸信号を内部に含む入力を受信するように働
＜ｏｓＬＴ制御ロジック１６００に対する外部入力は、
ＴＧＲモジュールすなわちタグモジュール１５２５ム（
これは０Ｂ１５Ｚ５の一部である）からの路線の組１６
８０上ノＴＧＲｖ８．　　ＴＧＲＶＤ　、　　ＴＧＲＶ
Ｉ。

ＴＧＲＶＥ　’、ＴＧＲＶＤ　’、及びＴＧＲＶＥ　’
の諸信号、バイトカウンタ１５８５からの路線の組１６
８５上のＢＹＣＯ７にいＬＢＹＣ２＆び０′ｚ′の諸信
号、ピットリングカウンタ１６４５からの路線の組１６
４０上のＢＲＣ？及びＢＲＣ７’の緒信号、パックオフ
アルがリズムロジック１５４５からの路線の組１６５０
上のＢＯＴＯ及びＢ　ＯＴ　Ｏ’　の諸信号、先入れ先
出しインタフェース制御部１５８５からの路線の組１６
５５上のＯＢＦ及びＯＢ　Ｆ’の諸信号、パックオフア
ルゴリズムロジック１５４５からの路線の組１６５０上
のＣ０ＬＯＦ及びＣ０ＬＯＦ’　の諸信号、ＭＲ１５５
５からの路線の組１６６５上のＢＯＤ及びＢＯＤ’　の
諸信号、並びにマクロ１５７５からの路線のＡ１１６７
０上のＯＮ信号を含むＯＰＩ、Ａ１６０５に対しては、
作動的内Ｓ出力はＳレジスタ１６１０への路線の組１６
７５上のＳＳＯ，ないし８８ｇを含むＯＰＬム１６０５
に対する外部出力、作動的内部出力は、位相エンコーダ
１６８０への路線の組１６８０上のＤＩ８ＰＥ　／　５
ＥＴＪＬ　／　ＣＲＣＥＮ　／ｇＮＰＥ信号、５ＴＲ１
６９０へ１７）路線の組１６８Ｓ上のＭＡＳＴＲ’／　
ＲＡＳＴＲ’　／　ＤＬＳＴＲ’　、状部レジスタまた
ＦｉＭｃ１５５０への路線の組１６８ｂ上１７）８ＥＴ
ＭＣ’／ＬＤＲＩ’、　８１Ｅｌ−（１５８０１）及び
８Ｒ２（１５ａＯ−１）への路線の組１６９５上のＬＤ
Ｒ１’及びＬＤＲＢ’　、５Ｒ８（１５２０−８）への
路線の組１７ｏｏ上のＥＮＰＩＣ’／ＬＲＺＳＲ’　／
　ＣＯＲ８Ｔ’、ＦＩＦＯインタフェース制御部（１５
８５）への路線の組１７０５上のＲ８ＴＯＢＦ”、ＣＲ
Ｃシｘ４　Ｖ−１１５４０への、路線ノ組１７１０　上
ノＲ８ＴＣＲＣ。

・寸ツクオアアルゴリズムロジック１５４５への路線の
組１７１５上のＥＮＢＯ’、”　”）　／　ｔ　７７　
ルｆリズムロジック１５４５への路線の組１７１６上の
ＩＮＣＣＣ’　＆びＣ０Ｒ８’ｒ’、”’ｆ）カラ／７
１５８６への路線の組１　？　２６　Ｊｊ’）　ＩＮＣ
ＢＹＣ’　＆びＲ８ＴＩＩＹＣ’、並びにビットリング
カウンタ１６４５への路１１ｉｆ）組１　？　８０上ノ
Ｒ８ＴＢＲＣ’　Ｋ対する路線の組１６７５上の５５０
−８を含む。

箒コＪＡ図ないし第一３Ｄ図において、星印は＋ｊ＆ル
ト電源のためのグルアッグトランジスタを示し、ｌｒｉ
インバータを示す。

第１図及び第２３Ａ図に概略を示し、篤、３！ｆ図に幹
細に示す８ＬＴ１１１Ｊ＃Ｅｆｆシツク１６００は、ダ
つのＳＬＴレジスタを１する８レジスタ１６１０を含ん
でおり、上記ＳＬＴレジスタけ、５５０−８により路線
の組１６７５上でＰＬＡ１６０６から並列に入力され、
また５０−８によりライ／の組１６２０上でＰＬＡ１６
０６へ並列に出力されるようになっているふリセットは
、５ＬＲＴＲ８丁モジュールすなわちリセットロジック
１５７０からの路線ｌ　？　８５上のＳｌ、ＴＲＲ８Ｔ
’によって行なわれる。

第１図及び菖コ３Ａ図に概略を示し、絡３り８図に詳細
に示す５ＬＴ１１１Ｊ１１ロジツク１６００はＣＯＬ／
ＣＡ　Ｒ論理モジュール１６１５を含んでおり、該モジ
ュールは、８ＬＲ８５からの路線の組１７４０上でＥＮ
Ｆ’及びＥＲＲの諸入力信号、並びにＰＬＡ１６０５へ
の路線の組１６２５上でＣＡＲ及びＣＯＬの諸出力信号
を有するように働く。

位相工ないし８の諸信号がｓｃｃｇのクロックジェネレ
ータ（ＣＬＫ）８６からパス４８＆Ｄ上で受信される０
また、Ｔ１−８及びＴ　Ｉ　−２’の諸信号がタイミン
グノエネレータ１５６０からの路−０組１７４６上で受
信される。以下の説明におけるこれらの使用は通例的の
ものであるから、その詳細な説明は省くが、図には示し
ておく０第１図及び第２４ｃ図に示すピットリングカウ
ンタ１６４５は直列接続された多重シフトラッチ転送（
ＳＬＴ）レジスタを含んでおり、これらレジスタに、位
相工ンコー〆１５８０からの路線の組１７５０上のＥＮ
ＤＹ’からＳｌ論理入力、並びに、劃−ロジック１６０
０からの路線の組１７３０土のＲ８ＴＢＲＣ’　　及び
５ＬＴＲＲ８Ｔ　モジュール１５７０からｆ）　ライｙ
ノｕ　１７２５　上ノ５ＬＴＲＲ８Ｔ’からＳ２論塩入
力を受入れるＯＱ比出力否定和処４され、制御ロジック
１６００への路線の組１６４０上にｆｌＲｃ？としてプ
ッシュプル出力される。図において、記号ＰＰはグツシ
エプル増巾器を示す。

＠／園及び８２ｊ図に示すバイトカウンタ１５８５は直
列接続された多重ＳＬＴレジスタを含んでおり、該レジ
スタは、制御ロジック１６００からの路線の組１７２５
上でＩＮＣＢＹＣ’としての８１論通入力、並びに、制
御Ｉ８Ｉシック１６００からの路線の組１７２５上のＲ
８’ｌ’ＢＹＣ’及び位相エンコー〆１５８０からの路
線の組１７ｚ５上の５ＬＴＲＲ８Ｔ’からのＳＳ論理入
力を受入れるｏＱ出力は、各ステージにおいて、路線の
組１６８５上の信号ＢＹＣＯ−８として制−ロジック１
６００へプッシュプル出力される。

第１図に概略を示し、第コ６ム図に評ＩＩＩＩＩＫ示す
パックオフアルゴリズムロジック１５４５について説明
すると、フリーランニングカウンタｌ？５５が設けられ
ており、該カウンタは、８Ｌ’ＴＲＲ８Ｔモジエール１
５７０からの８ＬＴＲＲ８Ｔ’論場入力及びカウントダ
ウンカラン−１７６６への路線の組１７６０上のＦＲＣ
ＱＸ’　　出力を有す。また、８ＬＴＲＩ１８Ｔ　モジ
ュール１６７０からの論理入力８Ｉ、ＴＲＲ８Ｔ　及び
カウント〆り／カウンタ１フ６５への路ｌｌ１１７７６
上の出力ＣＤＣＣＬＫ信号を有するカウントメクンク京
ツク１７７０が設けられている。更にま九、衝突カウン
タ１７８０が設けられており、誼カウンタは、制御ロジ
ック１６００からり路線の組１７１５上で論理入力ＣＯ
Ｒ８Ｔ’及びＩＮＣＣＣ’　１．ｌｉびＫＳＬＴＲＲ８
’ｒ　％ジュール１５　？　０カラノ１１１１！’）組
１　’７２５　上”ｔ’　８ＬＴＲＲ８Ｔ’を受入れ、
ＣＣＱＸ’として路線の組１７８５上でカウントダウン
カウンタｌ？６５へ、並びにＣ０ＬＯＦ及びＣｏｔ、Ｏ
Ｆ’の諸信号として路線の組１６５０上で制御ロジック
１６００へ出方する〇カラントメランカウンタｌ　？　
６５Ｆｉまた、路線の組１７１５上の論理久方信号ＤＩ
ＢＢＯ’　　及びＥＮＢＯ’　ｉびＫＳＬＴＲＲ８Ｔ　
モ？）：Ｌ−ル１５７０からの路線の組１７２５上の８
ＬＴＲＲ８Ｔ’を受入れ、路線の組１６５ｏ上ＴＢＯＴ
Ｏ及びＢ　ＯＴ　Ｏ’の諸信号として制御ロジック１６
００へ論理的に出力する。

第、２６図及び１７ｃ＝６Ａ図に示すパックオフアリゴ
リズムｐシック（！ｌ０ＡＬ）１５４５のカウントダウ
ンラフロックｌ　？　？　Ｏｔ：ｉ直列接続された多ｍ
５ＬＴレジスタを含んでおり、該レジスタは、５ＬＴＲ
Ｒ８Ｔ　４ジ”−ル１５７０がらの路線の組１７２５上
（７）ＳＬＴＲＲ８Ｔ’信号によって与えられる８１及
びＳ２の諸論現入力を有し、ＣＤＣＣＬＵ’信号として
路線の組１７７５上でパックオフアリがリズム（ＢＯＯ
ｔ）１５４５内のカウントダウンカウンタ１７６５へ論
理的に出力するようになっている。

纂コ６ム図及び第２７図に示すＢＯＯｔ１５４５の衝突
カウンタ１７８０は直列接続された多重ＢＬＴレジスタ
を含んでおり、該レジスタは、制御ロジック１６００か
らの路線の組１？１５上のＩＮＣＣＣ’　信号から８１
論理入力を、並びに、制御ロジック１６００及び８Ｉ、
ＴＲＲ８Ｔ　モジニール１５７０からの路線の組１７１
５及び１７２５上のＣＯＲ８Ｔ’及び５ＬＴＲＲ８Ｔ’
　の諸信号から８２論場入力をそれぞれ受入れ、そして
、ＣＣＱ７’信号として絡線の組１７８０上でカウンタ
ダウンカウンタｌ？６５へ、及び、その否定として、Ｃ
０ＬＯＦ信号として路線の組１６５０上で制御ＩＥ！シ
ック１６００へ論理的に出力する。

ＢＯＡＬ１５４５のカウントダウンカウンタは直列接続
された多重８ＬＴレジスタを含んでおり、該レジスタは
、衝突カウンタ１７８０からの路線の組１７８６上のＣ
ＣＱＯ？及び０ないし７の諸信号としての、及び７リー
ランニングカクンタ１７５５からのラインの組１７６０
上のＦＲＣＱＯないしＦＲＣＱ？及び０ないし７の諸信
号としてのＤｌ論場入力、制御ロジック１６００からの
絡−の組１７１５上のｇＮＢＯ’　ａ号からのｓ　ｌＷ
ａ場入力、並びに、カウントダウンクロック１７７０か
らの路線の組１７７５土のＣＤＣＣＬＫ信号、制御ロジ
ック１６００からの路線の組１７１５上のＤＩ８ＢＯ’
　　及びＥＮＢＯ’の諸信号、及び８ＬＴＲＲ８Ｔ　モ
ジュール１５？０からの路線１７２６上の８ＬＴＲＲ８
Ｔ”信号からの８Ｂ論理入力を受入れる。カウンタ１７
６５は、ＢＯ’ＴＯ信号として路線の組１６５０上で制
御ロジック１６００へ論理的に出力するようＫなってい
る。

フリーシンニングカウンタｌ？５５は、纂１図及び第３
／図に示すように１Ｉ列接続された多重８ＬＴレジスタ
を含んでおり、該レジスタは、端子８１及び８２におい
て、８ＬＴＲＲ８Ｔ　　モジュール１５７０からの路線
の組１７８６上で８ＬＴＲＲ８Ｔ’信号を論理的に入力
し、Ｑ端子からＦＲＣＱＱＩないしＦＲＣＱ７信号とし
てカウントダウンカウンタ１７６５へ論理的に出力する
よう罠なっている。

ＣＲＣジェネレータ１５４０は、第弘図及び第２９図に
示すように、直列接続された多重８ＬＴレジスタを含ん
でおり、該レジスタは、８１４子において位相工′ンコ
ーダ１５８０からの路線の組１７°６０上のＢＮＤＹ’
信号を、並びに、Ｓ２端子において、制御ロジック１６
００からの路線の組１７１０上のＲ８ＴＣＲＣ’信号、
５ＬＴＲＲ８Ｔ　モジュール１５７０からの路！１１７
２５上のＢＬＴＲＲ８Ｔ’信号、ＳＲ８１５２０−８か
らの路線の組１７９０上のＳＲＱ信号、及び位相エンコ
ー〆１５８０からの路線の組１？？ｂ上のＥＮＣＲＣＮ
Ｃ上論理的に入力するようになっており、また、ＣＲＣ
Ｄ信号として＃線の組１８００上で位相エンコー〆１５
８０へ論理的に出力するようＫなっている。

先入れ先出しインタフェース制御部１５８５は、第１図
及び第３０図に示すように、多重８ＬＴレノスタを含ん
でおり、第１の５ＬＴ１８０５−１及び１８０５−２は
、端子８１において、Ｉ　０ＣＴ４２からの路線の組４
６０上のＦＩＦＯＥ信号及びＯＮモジュール１５７５か
らの路線の組１６？０上のＯＮ信号を含む論理入力を受
入れ、Ｓ８論理入力端子において５ＬＴＲＲ８Ｔ’信号
の論理入力を受入れるように、なっており、ＦＩＦＯＲ
Ｄ信号を路線の組４６ｏＡ上でＩＯＣ７４ｇへ、及びＦ
ＩＦＯＲＤＴ信号を路線の組１ＢｌＯ上で０Ｒ１５２５
及びＴＧＲ１５２６ムへ出力するよう罠なっており、８
ＬＴ１８０５−８は、劃−ロジック１６００からの路線
の組１７９５上の論理８１人力Ｒ８ＴＯＢＦ’信号、８
ＬＴ１８０６−２からの８１論理入力を受入れ、ＯＢＦ
信号を路１１１６５５土で制−ロジック１６００へ論理
的に出力するようになっているＱ　８ＬＴレジスタ１８
１５−１ないし１８１５−８ｒ！［列接続され、Ｅ　Ｎ
　Ｄ　Ｙ’　　として路ｉｌｌ　？　５０上で８Ｒ８（
１５２０−８）、ＣＲＣジェネレータ（１５４０）及び
ビット１ノングカウンタ（１６４５）へ論理的に出力す
るようになってｉる０８ＬＴレジスタ１８１６−４はＥ
ＮＣＲＣＮＣ上して路線１７９５上でＣＲＣジェネレー
タ（１５４０）へ論理的に出力するようくなっている。

ＭＣモジュール１５５０について説明すると、第７図及
び第３３Ａ図に示すように、ｇＬＴレジスタが、制御ロ
ジック１６００からの路１１１６８５上の８１ＴＭＣ信
号からの８１論壇入力、路線１７ｓ５上の８Ｉ、ＴＲＲ
８Ｔ’信号からの８２．ａｌｌｌ入場、制御ロジック１
６００からの路線１６８６上のＬ　Ｄ　Ｒｌ’　　信号
からの８８論理入力を受入れ、ＭＣＷ号として路線４７
５ム上でｌ０ＣＴ４２へ論理的に出力するようになって
ｉる０ ８ＴＲモジユール１６９０について説明すると、第１図
及びｇ、７３Ｂ・図に示すように、該モジュールは多重
の直列接続され九８ＬＴレジスタ１８２０−１ないし１
８２１０−８を含んでおり、該レジスタは、ＳＬ？１８
２０−ＩＫ対しては信号ＤＬ８ＴＲ’からの、１ｌＩＬ
Ｔ１８２０−２に対しては信号ＲＡＳＴＲ’　　からの
、５ＬＴ１８２０−８に対しては信号ＭＡＳＴＲ’　　
からのｉ９１論理入力を含み、これら備考はいずれも制
−ロジック１６００からの路線の組１６８ｚ上にあり、
ｊ！に、路線の組１７２５上の信号５ＬＴＲＲ８Ｔ’か
らのＳＳ論理入力を含み、信号８　Ｔ　Ｒ０１ないし８
ＴＲ１として路壱の組４７５Ａ上でそれぞれｌ０ＣＴ４
２へ論理的に出力するようになっている。

多重ｇＬＴを並列に有するＯＢレジタス１５２５につい
て説明すると、第１ＬＮ及び第３４１図に示すように、
該レジスタは、ＩＯＣＴ４ｇからの路線の組４００上の
ＦＲＤＯないしＦＲＤフの語信号によるＤｉ大入力受入
れ、先入れ先出しインタフェース制御Ｌ１ｇ（１５８５
）からの路線の組１８１０土のＦＩＦＯＲＤＴ’信号に
よって８１がナングリングされる時ＫＯＢＱＯ？信号と
して路線の組１８２０上で５Ｒ８（１５２０−８）、５
Ｒ２（１５２０−１）及び８Ｒ１（１５２０−２）へ出
力するようＫなっている０ 第１図及び第３ダ図に示すように多重ＳＬＴを並列ＫＶ
するＳＲＩレジスタ１５２０−２について説明すると、
該レジスタは、０Ｂ１５２５から０ＢＱＯないし０ＢＱ
７の語信号をそのＤｌ入力端子において受入れ、制御ロ
ジック１６００からの路線の組１６９５上のＬ　Ｄ　Ｒ
１’　　信号から８１人力を受入れた後にＲＩＱＯない
しＲＩＱ７の語信号として路線の組１８２５上で８Ｒ８
（１５２０−８）へ出力するようになっている。

第１図及び第３４／−図に示すように多重ＳＬＴを並列
に有するＳＲＳレジスタ１６８０−１について説明する
と、該レジスタは、０８１５２５からの０ＢＱＯないし
０ＢＱ７の語信号をそのＤｉ入力端子において受入れ、
制御ロジック１６００からの路線の組１６９５上のＩ、
ＤＲ２’信号から８１人力を受入れた後にＲ２ＱＯない
しＲｇＱ？の諸信として路線の組１８３０上で５Ｒ８（
１５２０−８）へ出力するようＫなっている。

第１図及びａ！３（４図に示すように並列入力直列出力
のための多重８ＬＴを有するＳｉ８レジスタ（１５２０
−８）について説明すると、該レジスタは、０Ｂ１６２
５からの路線の組１８２０上の０ＢＱＯないし０８Ｑ？
の語信号、５ＲＩ（１５２０−２）からの路線の組１８
２５上のＲＩＱＯないしＲＩＱ７の語信号、５Ｒ２（１
５２０−１）からの路線の組１８８０上のＲ２ＱＯない
しＲ２Ｑ７の諸信号ヲ受入れ、８ＲＱとしてラインの組
１７９０上でＣＲＣジェネレータ１５４０及び位相エン
コーダ１５８０へ出力するようになっている。この出力
が行なわれるのは、劃−ロジック１６００からの路線の
組１７００上のＬＲ２ＳＲ’　信号による８１人力、制
御ロジック１６００からの路線の組１７５０の上のＥ　
Ｎ　Ｐ　Ｅ’傷信号よる８２人力、及び制−ロジック１
６００からの路線の組１７００上のＣＯＲ８Ｔ”、ＬＲ
２ＳＲ’　及びＬＯＢ８Ｒ’　　の語信号によるＳ４人
力を含む論理入力によって、上記出力を行なうように１
ＩＪｆｌｌｌされ死時である。

ａｕｅ的にｔｌＯＢ　１６９１６Ｆ）　一部テあるＴＧ
ＲＬ／ジスタ１タス５Ａについて説明すると、第１図及
び第、７７Ａ図に示すように、＃レジスタは７対の並列
８ＬＴを有しており、ｌ０ＣＴ４Ｚからの路線の組４０
θ上のＦＲＤＴＡＧＯ及びＦＲＤＴＡＧＩの語信号によ
るＤ１人力を受入れ、ＴＧＲＶＥ、ＴＧＲＶＤＳＴＧＲ
ＶＳの語信号として路線の組１５８０で制御ロジック１
６００へ論理的に出力するようＫなっている。この出力
が行なわれるのは、８１入力端子において先入れ先出し
インタフェース制御Ｉ１部１５８５からの路線の組１８
１０上のＦＩＦＯＲＤＴ”信号によって、上記出力を行
なうよう１１１３１１１された時である０ ノ対の並列ＳＬＴを有するＣＯＬ／ＣＡＲモジュール１
６１５について説明すると、１１７図及び第３７Ｂａｌ
ＪＫ示すように、路線の組１７４０上の１ｃＮＤＦ’及
びＥＲＲの諸入力は８Ｉ、１８５から受入れられ、出力
すべきとクロックされた時にＣＡＲ及びＣＯＬとして路
線の組１６２５上で餉１１ｏシック１６００へ論理的に
出力される０タイミングジエネレータモジエール１５６
ＯＫついて説明すると、ｗｉ１図及び纂３を図に示すよ
うに、パス４８５ＤからのＣ１及びＣ２の諸りロック傭
号が多重８ＬＴレジスタへｄｍｊｌ的に入力し、８ＬＴ
４０での使用のためのＴ１、Ｔ′及びＴ２の括クロック
信号を発生するように働く。

ＰＬＡマトリックスを有するＩＯＣ制′−パスデコード
部１５６５についてＷＲ明すると、第１図及び第３９図
に示すように、該デコード部は、１０ＣＴ４Ｂからのパ
ス４８５０上のＮＴＩ及びＮＴ２、ＩＯＣＴ４ｇからの
パス４８ＳＰＤ上のＡＣＴＩないしＡＣＴ？、ｌ０ＣＴ
４２からのパス４０θ上のＤＢＳ、及びｌ０ＣＴ４２か
らのパス４８５！ｌ上のＢＹＳＲ８Ｔ８ＹＮＣを含む入
力を有し、ＭＲモジュール１５６５への路線の組１８８
５上のＬＤＭＲ’及びＲ８ＴＭＲ’の語信号、８ＬＴＲ
Ｒ８Ｔ　モジ５−−ｂ　１５　？　０　ヘの路線の組１
８４０上の５ＥＴＯＮ’　及びＣＬＲＯＭ’の語信号、
ＯＮモジュール１５７５への路線の組１８４５上の５Ｅ
ＴＲ８Ｔ’　　及びＣＯＲ８Ｔ’の語信号として出力す
るようになっている。

８ＬＲ１１［１＃ロジツク１４９０の総ｌのＰＬＡ及び
ＰＬＡ−Ａ１４５６Ａについて説明すると、第−図及び
第弘／Ａ図に概略を示し、第１Ｉ／Ｂ−１図及び第ダ／
Ｂ−−図に評＃ｌＫ示すように、該ＰＬＡ及びＰＬＡ−
人は、ＯＮモジュール１５１５からの路線の組１８５０
上のＯＮ信号、コビットタグレジスタ（ＴＧＲ）１４４
５Ａからの路線の組１８５６上のＭＰ’信号、先入れ先
出しインタフェース制御部１４９５からの路線の組１８
６０上のＩＢＦ’信号、ピットリングカウンタ１８７０
からの路線の組１８６５上のＢＲＣ８信号、制御ロジッ
ク１４９０のｓ＊５ｎｓＴＦ　　レジスタ１８８０から
の路線の組１８７５上の８０．’、、８１’、８８′の
語信号、ノ々イトカウンタ１５９０からのｌｌｌ１Ｉの
組１８８５上＋７）ＢＹＣＯｅいＬＢＹＣｌＳＦ）語信
号、アドレス認鐵ｆ！ｌ５（ＡＲ）１４９０からの路線
の組１８９０上のムＭ′信号、ＣＲＣテエツカト１５か
らの路線の組１８９５上のＣＲＣＱ信号、データシンク
ロナイデ１４４０からの路線の組１９００上の８ＦＥＮ
信号、位相デコーダ１４Ｂ６からの路線の組１９０り上
のＣＯＬ及びＣＡＨの語信号を含む入力を受入れ、制候
ロジック１４９０の８Ａ８Ｂ８ＴＦ　　ｌ　８８０への
路線の組１９１０上のｓｓｏ’ないし８８２　’　、８
１ＴＣＯＬＦ。

８ＥＴＤＬＦ’、　　５ＥＴＣＲＣＦ’の語信号、ｌＢ
１４４５への路線の組１９１５上のＳＲ８１Ｂ’信号、
先入れ先出しインタフェース制御部１４９５への路線の
組１９２０上の８ＥＴＩＢＦ’　　信号、ノ臂イトカウ
ンタ１５９０への路線の組１９２６上のＩＮＣＢＹＣ’
　　信号、ＴＧＲレジスタ１４４５Ａへの路線の組１９
８Ｇ上のＶ８ＴＧＲ’　　及び　ＥＮＤＴＧＲ’　　及
びＶＤＴＧＲ’　　の諸信号、ピットリングカウンタ１
８７０及びＣＲＣチェツ、ｆ＋１４７５への路線の組１
９８５上のＣＯＲ８Ｔ’　信号、ムＲ１４７０への路線
の組１９４０上の５ＲＩＡＲ’　信号を含む出力を発生
するようになっている。

８ＬＲ制御ロジツク１４９０の第一のＰＬＡ及びＰＬＡ
−Ｂ１４６５ＢＫついて説明すると、第−図及び第ｐ／
Ａ図に概略を示し、第ダｉｃ図に詳細に示すように、該
ＰＬＡ及びＰＬＡ−Ｂは、先入れ先出しインタフェース
制御部１４９５からの路１の組１８６θ、上のＩＢＦ’
信号、ＴＧＲレジスタ１４４５Ａからの路線の組１８５
５上のＭＰ’信号、制御ロジック１４９０　の８Ａ８Ｂ
ＳＴＦ１８８０からの路線の組上の８ＢＯ’　、ＳＢＩ
’、ＣＲＣＦ、ＤＬ、Ｆ及びＣｏＬＦの語信号を含む入
力を受入れ、ｌＢ１４４５への路線の組１９１５上のＣ
ＲＣＩＢ’、Ｃ０ＬＩＢ’及びＤＬＩＢ’の語信号、制
御ロジックの５Ａ８Ｂ８ＴＦ　　１８８０　からの路線
の組１９１０上の８８ＢＯ’及び５ＳＢ１’の語信号を
含む出力を発生し、ｌＢ１４４５への路１１１７）Ｍｌ
　９１５ｆのＣＲＣＩＢ’、Ｃ０ＬＩＢ’及びＤＬＩＢ
’の語信号、制御ロジック１４９ｏの８Ａ８Ｂ８ＴＦ　
　１８８０からの路線の組１９１０上の８８　Ｂ　Ｏ’
及び５ＳＢＩ’の語信号、ＴＧＲ１４４５Ａへの路線の
組１９８０及びＩ　Ｂ　１４４５への路線の組１９１５
上のＲ８ＴＭＰ’信号、ＴＧＲ１４４５Ａへの路線の組
１９８０，１８１４４５への路線の組１９１５．８Ａ８
ＢＳＴＦ１８８０への路線の組１９１０及び先入れ先比
しインタフェース制御ロジック１４９５への路線の組１
９２０上の８７ＴＧＲ’　信号を含む出力を発生するよ
うになっている。

８ＬＲＩＩＪ−ロジック１４９θ内の５Ａ８ＢＳＴＲレ
ジスタモジユール１８８０について説明すると、該モジ
ュールは８人モジュール１９５０．８Ｂモジユール１９
５５及び８７Ｆモジユール１９６０を有す０多重Ｓ　Ｌ
ＴＶジスタス有する８Ａモジユール１９５０Ｆｉ、ｇ／
のＰＬＡ１４５５Ａからの路線の組１９１０上のＤ１入
力端子においてＳ８Ｑ’＠いし５ｓｌｌ有し、ｓｏ’な
いし８２′の諸信号として路線の組１８７５上で第一の
ＰＬＡ１４５５Ｂへ出力するようＫなっている。

多ＩＬ８ＬＴｔ’ｌＪするＳＢモジュール１９５５Ｆｉ
、＠コのＰＬＡ１４５５Ｂからの路線の組１９１Ｏ上の
８８ＢＯ’及び８８Ｂ１’からのＤＩ大入力有し、８Ｂ
Ｏ’及び８Ｂ１’の諸信号として路線の組１９４５上で
＠、２のＰＬＡ１４６５Ｂへ出力するようＫなっている
。多重接続された８ＬＴを有する上記８ＴＦモジュール
は、＠／のＰＩ、Ａ１４５５＾からの絡線の組１９１Ｏ
上の８１ＴＤＬＦ”、５ＥＴＣＢＣＦ’及びＢＥＴＯＯ
Ｌ？’の諸信号を端子Ｓ１において入力し、且つ、纂コ
のＰＬＡ１４５５’Ｂからの路線の組１９１０上の８Ｔ
ＧＲ’信号を端子８８において入力し、Ｃ０ＬＦ、ＣＢ
ＣＦ及びＤＩ、Ｆの諸信号として路線の組１９４５上で
第一のＰＬＡ１４６５Ｂへ出力するようになっている。

アドレス識別（ＡＲ）レジスタ１４？ＯＫついて説明す
ると、第２図、ｍダ２Ａ図及び第ダニＢ図に示すように
、多重並列８ＬＴが、制御ロジック１４９０からの路線
の組１９鳴０上のＳＲＩ、ＡＲ’の諸信考を端子８１に
おいて論理的に入力し、ＣＲＣテエツカト１５からの路
線の組１９６５上のＭＲ８Ｔｌ信号を端子Ｓｉ！ｉにお
いて論理的に入力し、５ＲＩ（１４８０−１）からの路
線の組１９７０上の５ＲＩＱＯないし５ＲＩＱ？の諸信
号を端子ＤＩにおいて論理的に入力し、Ｑ及びＱ′の諸
出力端子においてムＲＯないしＡＲ？の諸信号を比較モ
ジュール１４８５の論ｊ］１回路網への路線の組１９？
５上に発生するようＫなっている０多重並列８ＬＴを有
する上記識別レジスタ（ＩＤＲ）は、ｌ０ＣＲ８？から
の路線の組４０θ上のＤＢＯないしＤＢ７の諸信号を端
子ＤＩにおいて入力し、ｌ０ＣＲ制御バスデコード＠１
５１０からの路線の組１９８０のＬＤＩＤ’及びＲ８Ｔ
ＭＲ’　　の諸信号からの論理入力を端子８１及び８２
において入力し、Ｑ及びＱ′の諸出力膚子においてＩＤ
ＯないしＩＤ？の諸信号を比較レジスタト■５への路線
の組１９８５上に発生するよう罠なっている。

上記比較レジスタは、ＡＲ１４７０からの路線の組１９
７０上のＡＲＯないしＡＲ７の諸信号、ＩＤレジスタ１
４８０からの路線の組１９８５上のＩＤＯないしＩＤ？
の諸信号、及びＭＲ１５００からの路線の組１９９０上
のＰＭ信号を論理的に否定相入力し、ＡＭ’信号を制御
ロジック１４９０への路線の組１８９０上九発生するよ
うＫなっている。

多重直列！［＋続８ＬＴレジスタを有するビットリング
カラｙり１８７０について説明すると、該レジスタは、
ＣＲＣテエツカト１５からの路線の組１９６５上のＭＲ
８ＴＩ信号からの端子Ｓ８における論理入力、制御ロジ
ック１４９０からの路線の組１９８５上のＣＯＲ８Ｔ’
　信号及びデータシンクロナイデ１４４０からの路線の
組１９００上の５ＰＥＮ’信号からの端子Ｓ１における
論理入力、データシンクロナイデ１４４０からの路線の
組１９００上の５ＦＥＮ’信号からの端子８２における
論理入力を含み、ＢＲＣ８出力信号を路線の組１８６５
上で制御ロジック１４９０べ発生するようになっている
。

バイトカウンタ１５９０について説明すると、萬ａ図及
び第弘ダ図に示すように、該カウンタは多重直列接続Ｓ
ＬＴを有し、該８ＬＴＦｉ、制−ロジック１４９０から
の路！１１９２５上のＩＮＣＢＹＣ’−号を受入れため
の８１論理入力端子及びＣＲＣチェッカ１４７５からの
ｊｌｌｉｌｌ　９６５上のＭＲ８ＴＩ信号を受入れる丸
めの８８論理入力端子を含み、Ｑ出力端子から１ｔｙｃ
ｏないしＢＹＣＢの諸信号を路線の組１８８５上で制御
ロジック１４９０へ発生するよう罠なっている。

ＣＲＣチェッカ１４７５について説明すると、第−図及
び第１Ｉｊ図に示すように、該チェッカは多重画ダ１ｊ
接続８ＬＴを有し、該８ＬＴは、データシンクロナイザ
１４４０からの路線の組２０００上の８ＦＴ’信号から
の８１論理入力、制御ロジック１４９０からの路線のＩ
ｊＡ１９８５上のＣ０ＡＳＴ’　信号から論理的に引き
出される路線の組１９６５上のＭＲ８Ｔｌ信号からの８
８論理入力、データシンクロナイザ１４４０からの路線
１９９５上のｇＲＤ信号からのＤｌ論理入力を含み、Ｃ
ＲＣＯ信号を路１！１８９５上で制御Ｉ４１Ｏシツク１
４９０へ論理的に出力するようＫなっている。

データシンクロナイザ１４４θ上で同期化される信号デ
ータについて説明すると、第一図、第ダ６Ａ図及び第ダ
６Ｂ図に示すように、該シンクロナイザは、接続された
復号回路網、及び、位相デコーダ１４８５からの路線の
組２０１Ｏ上の０ＵＴＩ’　、ＴＤＤτ’　、０ＵＴＯ
’　、ＣＡＲの諸傷号を含む入力を有し、位相デコーダ
１４８５への路線の組２０１５上の出力信号５ＴＲＯＢ
Ｅ。

ＣＲＣチェッカ１４７５への路線の組５ｏｏｏ上のＳＦ
Ｘ’信号、制御ロジック１４９０及びピットリングカウ
ンタ１８７０への路線の組１９ｏＯ上（１）ＢＦＥＮ’
信号、ＣＲＣチ！：、／カド１５及び８Ｒ１（１４８０
−１）への路線の組１９９５上の８ＲＤ信号を発生する
ようＫなっている。

先入れ先出しインタフェース制御部１４９５について説
明すると、第二図及び第ダ７図に示すように、該制御部
は接続された多重ＳＬ〒を有し、ｍ５ＬＴｔｉ、制御シ
ックｌ　４９０カラ８　ＬＴ２０２０−１ノＳ　Ｒ入力
端子ヘノ路線の組１９２０上ｆ）８ＴＴＧＲ’　及び５
ＥＴＩＢＦ’ｆ）論１１人力、ｌ０ＣＲ８？から８ＬＴ
２０２０−８及び２１ａＯ−２の８１入力端子への路線
の組４６０Ｃ士のＰＩＦＯＦの論理入力を含んでいる。

１３　Ｌ　Ｔ　２０２０−２の論理出力はＦ　Ｉ　ＦＯ
ＶＲ信号として路線の組４６ｏＣ上でＩｏＣＲ８？へ発
生される。Ｓｌ、Ｔ２．０２０−１の論理出力はＩＢＦ
’信号として路線の組１８６０上で制御ロジック１４９
０へ発生される。

入力／４ツ７ア（Ｉｎ）１４４５について説明すると、
第２図、第４’、ｒＡ図及び第ダｊＢ図に示すように、
ｖバッファは多重直列接続８ＬＴを有し、ｆｆ５ＬＴｉ
；ｊ、制御ロジック１４９０からの路線の組１９１５上
の５Ｒ８１Ｂ’　信号に！４８１論ｊｌ入力、劃−ロジ
ック１４９０からの路線の組１９８０上の５ＴＴＧＲ’
　信号によるｓ２論理入方、制御ロジック１４９０から
の路線の組１９８０上のＲ８ＴＭＰ’　信号によるｓ８
論理入カ、接地されたＤ８入力端子、！ｔｌＩ御ロジッ
ク１４９０からの路線の組１９１５上のｃＲｃｊ３’　
、Ｃ０ＬＩＢ’及びＤＬＩＢ’の諸信号である３つの最
下位ピットに対すルＤ　２　ｍｊｊ！入力４子、８１８
（１４８０−８）からの路線の組２．０２６上の８Ｒ８
ＱＯないし５Ｒ８Ｑ？の諸信号にょるＤｌｌ論理入管含
み、ＦＷＤＯないし？ＷＤ１の諸信号を路線の組４００
上でｌ０ＣＲ８７へ出力するようＫなっている。

１ａ＊ｌ！的Ｋｒ１ＩＢ１４４５（７）−ｓであるＴＧ
Ｒｍ／ジスタ１タス５ムにつぃて説明すると、第２図及
び第ダテ図に示すように、該レジスタは、路線の組１９
８０上のＶ８ＴＧＲ％　ＶＤＴＧＲ’、ＥＮＤＴＧＲ’
及び８ＴＴＧＲ’の諸信号からの／対の８ＬＴタグｔ／
−／メタ２０８０−１及び５ｏｓｏ−ｓに対するそれぞ
れの０２ｉ論理入力を含み、８１論理入力は制御ロジッ
ク１４９０からの路−の組１９８０上のＥＮＤＴＡＧ’
及びＲ８ＴＭＰ’の諸信号から引き出され、そこにおい
て、制御ロジック１４９０への路線の組１８５５上のＭ
Ｐ’信号がまた引き出されるＯＱ出力端子におけるレジ
スタ２０８０−１及び２０８０−２１の出力は、ｌ０Ｃ
Ｒ８？への路線の組４０θ上のＦＷＤＴＡＧＩ　及びＦ
ＷＤＴＡＧ２の諸信号を発生するのく用いられる０ 位相デコーダ１４８５について説明すると、第３０ム図
ないし第！ＯＢ図に示すように、共用線７０からの信号
がトランシーバ９０を通過してＢＬＲ８５の位相デコー
ダ１４８６への入力線６６に入り、そして位相デコーダ
１４８５内の保持バッファ２０８５に入るＯ上記位相デ
コーダは、第！ｆＯム図及び第５０Ｂ図に示すように、
多重セビールトップ（ｌ・マ１ａｌｔｏｐ　）並列Ｒ８
７リツグフロツｆを有し、該７リツグフロングは入力［
６５から信号をクロックインし、エラーに対するデコー
ドロジック２０４５及びデータに対する５Ｐ＝−ドロシ
ック２０５０Ａ及び２０５０Ｂへの路線の組２０４θ上
に出力サンプリングされるまで、パンファ内に保持する
。エラーに対するデコードロジック２０４５は、所定の
信号の組合せを路線の組２０４０から受入れてエラー状
轢の論理的測定を行ない、且つ、データに対するデコー
ドロジック２０５０Ａから路線の組１９０５土に中央入
力ＣＡＲ信号が受入れられると、８ＬＴを介してＣＯＬ
信号として制御ロジック１４９０への路線の１ｌｌ１９
０５上に出力する０データに対するデコードロジック２
０５ＯＡは所定の信号の組合せを路線の組２０４０から
受入れ、８ＬＴに対するロジックＬｆｉＴＤＤＹ’出力
信号としてデータシンクロナイザ１４４０及びエラーに
対するデコードロジック２０４５への路線の組２０１Ｏ
上にクロックする。路線の組２ｏｌＯ上のＴＤＤＹ’信
号は５ＴＲＯ１ｌＥ及び８ＴＲＯＢＮＰ　の諸信号とと
もにＳＬＴ及びロジックを介して路線の組２０１５上に
入力され、ＣＡＲ信号として劃−ロジック１６００、デ
ータシンクロナイザ１４４０及びエラーに対するデコー
ドロジック２０４５への路線の組１９０５上に出力され
る０また、保持）々ソファ２０８５からの路線の組２０
４０は路線の組２０５５上のＨＢＣ及びＲＢＣ’の諸信
号とともに所定の組合せとして入力し、データシンクロ
ナイザ１４４０への路線の組ｚ０４θ上のＯＵ　Ｔ　１
’及び０ＵＴ２．’の諸信号、５ＬＴ４０への路線の組
１５８０上にＥＮＤＦ’信号、他のデータに対するデコ
ードロジックＺＯ５０Ｂへの路線の組２０６θ上のＥＮ
ＤＬ信号、及びエラーに対するデー−ドロシック２０４
５への路線の組上のＥＮＤＦ信号としてＳＬＴを介して
論理的に出力するようになっている０第λのデータに対
するデコードロジック２０５０Ｂは、デー−に対するデ
コードロジック２０５Ｏムからの路線の組２０６θ上の
入力ＥＭＤＬ信号とともに保持・ぐツファ２０８５から
の路線の組２０４θ上の論理組合せ入力を受入れ、８Ｌ
Ｔロジツクに、ａｌ／のデータに対するデコードロジッ
ク２０５ＯＡへのＩｉ８！Ｉの組２０５５上のＭＢＣ及
びＨＢＣ’の諸信号及び保持バッファ２０８５への路線
の組２０５５上のＭＢＣ’信号として出力させ、爽に、
ＨＢＤＹ信号が保持バッファ２０８５への路線の組２０
？θ上へ出力される。

ＳＲ１またはシフトレジスタ１４８０−ＩＫついて説明
すると、第２図及び第３２図に示すように、該レジスタ
は多重直列接続Ｓ　ＬＴ′Ｉｋ有し、該ＳＬＴは、Ｃａ
Ｃチェッカ１４７５からの路線の組２００５上のＳＦ倍
信号らの８１人力、ｃｇｃチェッカ１４７５からの路線
の組１９６５上のＭＲ８Ｔ１からの８２人力、データシ
ンクロナイザ１４４０からの路線の組１９９５上の８Ｒ
Ｄ信号からのＤ１人力、接地されたＤ２人力を含んで並
列出力を肩し、端子Ｑにおいて出力信号ｆ！ＲＩＱＯな
いし５ＲＩＱ？を路線の組１９７０上で８ＲＢ（１４８
０−２）及びムＲ（１４７０）へ発住する０ ８Ｂｇまたはシフトレジスタ１４８０−２について説明
すると、第２図及び第５−図に示すように、該レジスタ
は多重直列接続８ＬＴｆ有し、蚊ＳＬＴは、ＣａＣチェ
ッカ１４７５からの路線の組２００６上のＳＦＸ信号か
らの８１人力、ＣＲＣチェツカト１５からの路線の組１
９６５上のＭＲ８７ｉ信号からのＳｚ大入力１９Ｒ１（
１４８０−１）からの路線の組１９７０土のＳＲｉ！Ｉ
Ｑ？信号からのＤｌ入力、接地されたＤＢ大入力含んで
直列出力を有し、端子Ｑにおいて出力信号８Ｒ２Ｑ？を
路線の組２０７θ上で８Ｒ８（１４８０−８）へ発生す
る。

８Ｂ８まえはシフトレジスタ１４８０−８について説明
すると、第２図及び第Ｓ−図に示すように、該レジスタ
は多重直列接＠ＢＬＴを有し、該ＳＬＴは、ＣＲＣチェ
ッカ１４７５からの路線の組２００６上のＳＦＸ信号か
らの８１人力、ＣＲＣテエツカト１６からの路線の組１
９６５上のＭＲ８Ｔ１からのａｍ入力、接地され九Ｄ８
人力を含んで差列出力を有し、端子Ｑにおいて出力信号
８Ｒ８Ｑ１ないし８Ｒ２ＩＱ７を路線の組８０２５上で
ｌＢ１４４５へ発生する。

タイミングジェネレータｌ　５０５−について説明する
と、第−図及び第５３図に示すように、該ジェネレータ
は直列１ｊｋ絖８ＬＴを有し、ノ寸ス４８５Ｂ上の８Ｙ
８Ｒ８Ｔ８ＹＮＣ８号、パス４８５Ｄ上のＱ２及びＱｌ
、パス４８５上の８ＬＵＩＮ（これらは全てｌ０ＣＲ８
？からのパス）、並びに路線の組２０７５上のＨａから
ｌ１１１１理的に入力し、Ｔ　Ｌ　／信号及び８ＣＬＵ
’／８ＣＬＵ信号としての論理出力を路鞠の組Ｓ　０８
０Ｊ：に発生するようになっている。仁れらのタイム信
号出力が入力として用いられる８ＬＲ８６を介する該出
力の表記は繁雑であるので、これら出力はその二一モニ
ツつて示してあり、その再編成した番号では示してない
。

また、ｗｉ−図に示すように、ＩｏｃＲ８？へのノぐス
４６０Ａ上のＰＩＦＯＲ信号は接地される０１０Ｃ制御
Ｉパス復号部１５１０について説明すると、馬コ図及び
第Ｓダ図に示すように、該復号部は、路線の組４０θ上
のＤＢＳ信号、路線の組４８５Ｆ上のムＣＴ４ないしＡ
ＣＴ？の諸信号、路線の組４８５Ｃ上のＮＴＩ及びＮＴ
ｚの諸信号並びに路線の組４８５Ｂ上の８ＹＳＲ８Ｔ８
ＹＮＣ信号（これらは全てｌ０ＣＲ８７からの路線）の
諸入力を含む所定のＰＬムアレイを有し、路線の組２０
８５上のＬＤＭＲ信号及び路線の組１９８０上のＲ８Ｔ
ＭＲ’８号（これらはいずれもモードレジスタ（ＭＲ）
１５００への路ＩＩ）、５ＬＲＴＲ８Ｔモジユール１５
１０への路線の組ｚ０９０上のｓｇ’ｒｇｓｔ’　　信
号及びＣＬＲＲ８’ｒ’信号、オンモジュール１５１５
への路線の組８０９ｂ上の５ＩＴＯＮ’　信号及びＣＬ
ＲＯＮ’信号、並びにＩＤレジスタ１４８０への路線の
組１９８０上のＬＤＩＤ’信号を含む出力を発生する。

オンモジュール１５１５について説明すると、第１図及
び第！　！ｆ　ＡＷＩｆＣ示すように、該モジュールは
直伺袈続多重ＳＬＴを有し、該８Ｌ？ｔｉ、端子８１及
び８２においてｘ　ｏ　ＣＲＩＩＩｌｌｌｌΔス復号部
１５１０からの路線の組２０９ｓ上の８ＩＴＯＮ’信号
及びＣＬＲＯＭ’　信号からの論理入力をそれぞれ含み
、ＯＨ２号として路線の組１８５０上で第１のＰＬム１
４９０へ出力する。

８ＬＲＴＲ８Ｔ　モジュール１５１０について説明する
と、第１図及び第ｊより図に示すように、該モジュール
はＳＬＴレジスタを有し、該レジスタは、端子８１及び
ｓｇにおいてｌ０ＣＲＩＩＩＪＩＩＩパス復−１’！ｔ
ｆｉｓ１５１０からの路線１７）組２１０９　Ｇ上ノｓ
ｇ’ｒｇｓ’ｒ”　及びＣＩ、ＲＲ８Ｔ’、並びＫＩＯ
ＣＲ８７からのパス４８５Ｂ上の８ＹＳＲ８Ｔ８ＹＮＣ
信号からの論理入力を含み、８ＬＴＲＲ８Ｔ信号として
路線の組３１００上に論理的に出力する。

８ＬＲ８５におけるこの信号の一般の使用においては、
参照番号を付与せずに二−モニツクだけを付与しである
。

ＭＲモジュール１５００について説明すると、萬コ図及
び１Ｉｊｊｃｌ！１１に示すように１幀モジエールは／
対の並ＩｊＱ接続８ＬＴを有し、該８ＬＴは、路線の組
５０８５上のＬＤＭＲ’信号及び路線の組１９８０上の
Ｐ８７ＭＲ’　信号（これらはいずれもタイミングジェ
ネレータ１５０５からの路線）からの論理入力を含み、
ＰＭ信号を路線の組１９９０上でＡＲ１４７０へ出力す
る０以上において、本発明の実施例をシステムについて
詳細に説明したが、当業者には、本発明の真の精神及び
範囲から逸脱することなしに他の変形及び変更が可能で
ある。

【図面の簡単な説明】

図面はいずれも本発明の実施例の特徴を示すためのもの
であり、ＩＮ／Ａ図及び第１Ｂ図は共用通信制御１１装
置の共用巌送信ｌ５４−ジュールのブロック線図、第２
Ａ図及び第２８図は共用通信制−装置の共用線受信ＪＩ
ＩＡ−１：ジュールのブロック線図、８１３図はｆｌＥ
２ム図及び第２８図の共用線受４１１部並びに１に／Ａ
図及び＠／Ｂ図の共用縁送信部がマクロとなっている共
用通信制御システムのブロック線図、＃Ｉ弘図は謳コム
図及び第２８図の共用縁受信部モジュール並びに纂／Ａ
図及び第１８図の共用縁送信部モジュールに対して上方
遷移が論理ｌを表わし且つ下方遷移が論理０を表わして
いる位相エンコー〆に対するタイミング線図、第５図は
信号なしの後に続く７個の開始ビットが第ＪＡ図及び第
２８図の共用耐受信部モジュール並びに第１Ａ図及び１
ｉｉＩＢ図の共用−送信部モジュールに対してメツセー
ジの開始を示すタイミング線図、第６図は＃！コＡ図及
び第２８図の共用縁受信部モジュール並びに第１Ａ図及
び＠／Ｂ図の共用−送信部モジュールに対する共用ａｒ
ｉｃ対してビットセル当りｔ回路層をサンプリングする
サンプルクロックの使用によって位相符号化メツセージ
が復号されるタイミング線図、第７図＃′ｉ第−Ａ図及
び第２８図の共用縁受信部モジュールに対する概略機能
流れｌｌｉ！因、第３図は入カパツフアから先入れ先出
しバッファへ転送された１ｉ！）バイトの後にタグが続
いてその性質を第２Ａ図及び第２８図の共用縁受信部モ
ジュールに対して識別することを示す表、第７図は＠ｌ
Ａ図及びａ１！／Ｂ図の共用−送信部モジュールに対す
る概略機能流れ線図、第１θ図は先入れ先出しバッファ
から入力バッファへ転送された各バイトの後にタグが続
いてその性質を第１Ａ図及び第７Ｂ図の共用縁送信部に
対して識別することを示す表、第１／図はメツセージパ
ケットがこれが送信されるべき第λム図及び第２８図の
共用縁受信部モジュールのｇビットアドレスで開始し、
その次はメツセージを送信するための第１Ａ図及び第１
Ｂ図の共用−送信部モジュールと関連する共用縁受信部
モジュールのアドレスであることを示す表、第１コ図は
第コＡ図及び第２８図の共用縁受信部モジュール並びに
第１ム図及び第１Ｂ図の共用−送信部モジュールに作用
するダビットコマンドを含む表、第７３図はダつの状態
線上でｌ０ＣＲＸはｌ０ＣＴへ報知される入出力動作の
終りにおける第２Ａ図及びｔＪｃａＢ図の共用纏受信鄭
モジュール並びに＠／Ａ図及び第１Ｂ図の共用縁送信部
モジュールの状部を示す表、第１弘図は７個の非チェイ
ンＣＣＢの終り又はチェインの終りにおいて第２Ａ図及
びｗｉλＢ図の共用縁受信部モジュール並びに纂ｌＡ図
及び＃！／Ｂ図の共用線速ｆｉｒ１ｉＩｓモジュールを
オンのままでおくが又はターンオフさせるかを決定する
制御フラッグの設定を示す表、第１ｊ図は第７Ａ図及び
ａｌ［／Ｂ図の共用騨迭信部モジュールに対するハード
ウェアパックオフアルゴリズムをエネーブルする例を示
す表、第１ＡＡ図及び！／４Ｂ図は第１Ａ図及び第１Ｂ
図の共用−送信部モジュールに対する割込みフラグの組
を有するダ・ぐイトメツセージの簡単なメツセージ送信
の列を示す表、第１り図は第、２Ａ図及びＭ２Ｒ図の共
用線受何部に対する特定のメッセーソ大きさではないが
最大の大きさをソフトウェアが知っている割込み特徴を
用いる簡単なメツセージ受（ｆ部の例を示す表、第１ｇ
図は第−Ａ図及び第、２Ｂ図の共用線送信部七ジュール
に対するチェイニング及び割込み特徴を用いるメツセー
ジ送信の例を示す表、第１デ図Ｆｉ第２Ａ図及び第２８
図の共用縁受信部モジュール（対するメモリの隣ｗｇｉ
域におい″：ｃ＠来メツセージを受入れるための簡単な
り／グパツファを生成する例を示す表、第２０図は！／
Ａ図及び第１Ｂ図の共用−送信部モジュールに対するメ
ツセージ送信及びセグメント送信の例を示す表、第２１
図は纂／Ａ図及び第１Ｂ図の共用−送信部モジュールに
対する自動チェイニングを用いる場合の第２０図と拳似
の例を示す表、Ｗｃ；２２図は第２Ａ図及び第２Ｂ図の
共用線受何部並びに第１Ａ図及び第１Ｂ図の共用縁送信
＠に対して先入れ先出し書込みし及び先入れ先出し読出
しコマンドを用いてデータの１６］々イトを移動させる
例を示す表、第２３図は第１Ａ図及び第１Ｂ図の共用−
送信部モジュールに対するＳＬＴ制御ロジックのブロッ
ク線図、第２３１図ないし第２３Ｄ図は第２３図のＳＬ
、Ｔ制御ロジックのＰＬＡの略図、第コ≠図は第１Ａ図
及び第１Ｂ図の共用−送信部モジュールに対するピット
リングカウンタの略図、ｔｌｐＩコ３図は第１八図及び
第１Ｂ図の共用−送信部モジュールに対するノ９イトカ
ウンタの略図、第コロ図は第１Ａ図及び第７Ｂ図の共用
−送信部モジュールに対するノ々ツクオフアルゴリズム
ロジックに対するカウントダウンクロックの略図、第２
６図Ｆ１ｇ／Ａ図及び第１Ｂ図の共リズムロジックのブ
ロック線図、第コク図は第２４Ａ図のパックオフアルゴ
リズムロジックに対する衝突カウンタの略図、第λｆＡ
図及び第−ｔＢ図は第２６Ａ図のパックオフアルゴリズ
ムロジックに対するカウントダウンカウンタの略図、第
コ９図ｒｉ＠／Ａ図及び第１Ｂ図の共用縁送信部モジュ
ールに対するＣＲＣジェネレータの略図、第３０図は第
１Ａ図及び第１Ｂ図の共用縁送信部モジュールに対する
先入れ先出しインタフェース制御１１１部の略図、第３
７図は第２６Ａ図のパックオフアルゴリズムロジックに
対するフリーランニングカウンタの略図、嬉３コ図は第
１Ａ図及び第１Ｂ図の共用縁送信部モジュールに対する
位相エンコーダの略図、第３３Ａ図は第１Ａ図及びｊ１
１／Ｂ図の共用線速Ｉｔ部モジュールに対するＭＣロジ
ックの略図、第、７３８図ｒｉｆ１１！／Ａ図及び第１
Ｂ図の共用線速ｇ！１部モジュールに対する８Ｔｍロジ
ックの略図、第３ダ図は第１Ａ図及び第１Ｂ図の共用縁
送信部モジュールに対するＯＲ，８Ｒ１及びｓＲ２の諸
レジスタの略図、第３ｊ図は第３弘Ａ図ないし＃ＩＪ亭
り図に示す５ＬＴＩＩＩＪＩＵロジツクに対するＳレジ
スタの略図、第３６図は第７Ａ図及び第１Ｂ図の共用縁
送信部モジュールに対するＳＲ８レジスタの略図、第３
７Ａ図は第１Ａ図及び第１Ｂ図の共用縁送信部モジュー
ルに対するＴＧＲレジスタの略図、第３７Ｂ図は謁コ３
図に示すＳＬ、Ｔ制御ロジックに対するＣＡＲ／ＣＯＬ
ロジックの略図、第３を図は第１Ａ図及び第１Ｂ図の共
用縁送信部モジュールに対するタイミングジェネレータ
の略図、第３９図は３１／Ａ図及び第１Ｂ図の共用縁送
信部モジュールに対するＩＯＣ制御パス復ｇ部の略図、
Ｉ！弘０ＡＩ５４はｇ／ＡＥｉ及び第１Ｂ図の共用縁送
信部モジュールに対するＭＲレジタスの略図、纂ダＯＢ
図は菖／五図及び第１Ｂ図の共用縁送信部モジュールに
対するＯＮレジスタの略図、第Ｖ〇〇図は纂／Ａ図及び
第１Ｂ図の共用線送信部モジュー、ルに対する５ＬＲＴ
Ｒ８Ｔ　　レジスタの略図、側ｌＩ／Ａ図は第一五図及
び第２８図の実用層受信部モジュールに対する８ＬＲ制
−ロジックのブロック線図、第弘／Ｂ−／図及び第ダ／
Ｂ−−図は第ダ／Ａ図の８ＬＲ制御ロジツクに対す、６
ＰＬＡ及びＰ　Ｌ、　Ｒ−Ａノ路線図、Ｂｔｉｉｃ図ｕ
第≠７Ａ図のＳｔ、Ｒｌｌｌｌ−ロジックに対するＰＬ
Ａ及びＰＬＡ−Ｂの路線図、第ダ２Ａ図及び第参コＢ図
は第一五図及び第２８図のアドレス識別ロジックの路線
図、第１Ｉ３図は第２Ａ図及び第２８図の実用層受信部
のピットリングカウンタの路線図、第弘ダ図は第一五図
及び第２８図の実用層受信部の／４イトカウンタの路線
図、第参５因はｇａＡ図及び１ＭコＢ図の実用層受信部
のＣＲＣチェッカの路線図、第参６Ａ図及び第参６Ｂ図
は第一五図及び第２Ｂ図の実用層受信部に対する符号化
データ同期ロジックの路銀図、第参７図は第一五図及び
第２８図の実用層受信部に対する先入れ先出しインタフ
ェース制御！１部の路線図、＃！ダ、ｒＡ図及び第１Ｉ
ざＢ１１１ｉは第２Ｉ図及び第２８図の実用層受信部に
対するＩＢＳレジスタ路線図、第参？図は第一五図及び
１ＬＡＢ図の実用層受信部に対するＴＧＲレジスタの路
線図、第ｊＯＡ図は第一五図及び第２３図の実用層受信
部に対する位相デコーダのブロック線図、第５０８図は
第ｊＯＡ図の位相デコーダに対する保持バッファの路線
図、第ＳＯＣ−１図及びＨｓｏｃ−一図は第ｊＯＡ図の
位相デコーダに対するエラーに対するデコードロジック
の路線図、第ｊＯＤ−／［Ｎ及び第５θＤ−コ図は第ｊ
ＯＡ図の位相デコーダに対する第１のデータに対するデ
コードロジックの路線図、第３ＯＥ図は第５０Ａ図の位
相デコーダに対する第コのデータに対するデコードロジ
ックの路線図、鯖＆／Ａ図及び第、ｔ／Ｂ図は第ダ／Ａ
図の８ＬＲ制（財）ロジックの８Ａ、８Ｂ及びＳＴＦの
諸レジスタの路線図、第５λ図ＩＩｉ第２Ａ図及び第２
Ｂ図の実用層受信部＋７）８Ｂ１％８Ｒ２及び８Ｒ８の
諸レジスタの路線図、第３３図は＠２Ａ図及び第２Ｂ図
の実用層受信部のタイミングジェネレータの略１図、累
！４４図は第２Ａ図及び第２Ｂ図の実用層受信部のＩＯ
Ｃ制御パス復号部の路線図、第５ＳＡ図は第一五図及び
馬コＢ図の実用層受信部のＯＮレジスタの路線図、島！
３Ｂ図は第２Ａ図及び第２８図の実用層受信部のＳｌ、
ＲＴＲ８Ｔ　　レジスタの略１１図、第ｊＳＣ図ｒｉ第
コ八図へび第２８図の共用線受偏部のＭＲレジタスの略
耐図である。 ８５・・・・・・・・・共用線受偏部、）１７．４２・
・・・・・・・・入出カナヤンネル４０・・・・・・・
・・共用縁送信部、６０・・・・・・・・・パスプロセ
ッサ、８５・・・・・・・・・クロックジェネレータ１
４３０−１．１４８０−２．１４８０−８゜１５２０−
１．１５２０−２．１５２０−８・・・・・・・・・・
・・　シフトレジスタ、１４８５・・・・・・・・・位
相デコーダ、１４４０・・・・・・・・・データシンク
ロナイザ、■４４５・・・・・・・・・入カバソファ、
１４４６Ａ、１５２５Ａ・・・・・・・・・　タダレジ
スタ、１４？０・・・・・・・・・　アドレスＭ鐵部、
１４７５・・・・・・・・・　ＣＲＣチェッカ、■４８
０・・・・・・・・・識別レジスタ、１４８５・・・・
・・・・・比較ロジック、１４９０・・・・・・・・・
　５ＬＲ１１１ＪＩ４１０シツク、１４９５．１５８５
・・・・・・・・・先入れ先出しインタフェース制御部
、 １５００．１５５５・川・・・・・モードレジスタ、１
５０５．１５６０・・・・・曲タイミングジェネレータ
、 １５１０．１５６５・・・・・曲制御パス復号部、１５
１５．１５７５・・・・・・・・・ＯＮモジュール、１
５２５・・・・・・・・・出力バッファ、１５８０・・
・・・・・・・位相エンコー〆、１５４０・・・・・・
・・・　ＣＲＣジェネレータ、１５４５・＝、−・・・
１４ツクオフアルプリズムロジツク、 １５５０・・・・・・・・・状態レジスタ、１５７０・
川・・・・・　リセットロジック、１５８５．１５９０
・・・・・・・・・バイトカウンタ、１６４５．１８７
０・・・曲−ヒツトリングカウンタ、 １６９０・・・・・・・・・　ＳＴＲモジュール。 ＦＩＧ、３ ｎＣ５ １０ｃステータス ＳＬＲステータス ＳＬＴ　ステータス Ｆ／に、ｌ３ ＦＩＧ、１５ ＦＩＧ、　Ｉ６Ａ ＦＩＧ、　ｌ１ｌ ＦＩＧ、１９ ｔ−ｉｃｉ、ｚｚ ６００１ ＦＩＧ、２３ ＦＩ６．４９ １禦り ＦＩＧ５４ ＦＩＧ、５５Ｃ ５７．８．３０゜ 】　事件の表示　昭和！７！１　　年特許願　第１７７
７７７号２、発明の名称　　　　共用縁受信装置３、補
正をする者 事件との関係　　　出願人 名称　　　　ゼロックス　コーポレーション４、代理人 ５、補正命令の日付　　昭和５７年６月２り日（υ明細
書第２夕頁に／、３行ないし第り♂頁第ｒ行に１第を図
は・・・・・例を示す表、′とあるを次の通り訂正する
。 「第ｒ図は入力バッファから先入れ先出しバッファへ転
送された各バイトの後にタグが続いてその性質を第、２
Ａ図及び第２Ｂ図の共用線受信部モジュールに対して識
別することを示す図、第り図Ｆｉ第１八図及び第１Ｂ図
の共用縁送信部モジュールに対する概略機能流れ線図、
第１０図は先入れ先出しバッファから入力バッファへ転
送された各バイトの後にタグが続ａてその性質を第１Ａ
図及び第１Ｂ図の共用縁送信部に対して識別することを
示す図、第１／図はメツセージ、４１ケツトがこれが送
信されるべき第２Ａ図及び第、２Ｂ図の共用線受信部モ
ジュールのｇビットアドレスで開始し、その次はメツセ
ージを送信するための第１八図及び第１Ｂ図の共用縁送
信部モジュールと関連する共用線受信部モジュールのア
ドレスであることを示す図、第７２図は第２Ａ図及び第
２８図の共用線受信部モジュール並びに第１八図及び第
１Ｂ図の共用縁送信部モジュールに作用する≠ピットコ
マンドを含む表を示す図、第７３図は弘っの状態線上で
ｌ　ＯＣＲ又はｌ０ｃＴへ報知される人出方動作の終ｐ
における第、ＺＡ図及び第２Ｂ図の共用線受信部モジュ
ール並びに第１Ａ図及び第１Ｂ図の共用縁送信部モジュ
ールの状態を゛示す図、第１１Ｉ−図は７個の非チェイ
ンＣＣＢの終シ又はチェインの終りにおいてａｇλ八図
へび第２Ｂ図の共用線受信部モジヱール並びに第１八図
及び第７８図の共用縁送信部モジュールをオンのままで
おくか又はターンオフさせるかを決定する制御フラッグ
の設定を示す図、ｇｌｊ図は第１Ａ図及び第１８図の共
用縁送信部モジュールに対するハードウェアバックオフ
アルゴリズムをエネーブルする例の表を示す図、第１６
Ａ図及び第７６Ｂ図は第１八図及び第１Ｂ図の共用線送
４ｇ　Ｗ−ｒｘノジュール対する割込みフラグの組を有
するｊバイトメツセージの簡単なメツセージ送信の例の
表を示す図、第１７図は第、２Ａ図及び第２Ｂ図の共用
線受信部に対する特定のメツセージ大きさではないが最
大の大きさをソフトウェアが知っている割込み特徴を用
いる簡単なメツセージ受信部の例の表を示す図、第１と
図は第２Ａ図及び第２Ｂ−の共用縁送信部モジュールに
対するチェイニング及び割込み特徴を用いるメツセージ
送信の例の表を示す図、第１り図は第２Ａ図及び第２Ｂ
図の共用線受信部モジュールに対するメモリの隣接領塘
において到来メツセージを受入れるための簡単なリング
−マツ７アを生成する例の表を示す図、第２０図は第１
Ａ図及び第１Ｂ図の共用縁送信部モジュールに対するメ
ツセージ送信及びセグメント化メツセージ送信のコマン
ドを用いるメツセージ送信の例の表を示す図、第２１図
は第１Ａ図及び第１Ｂ図の共用縁送信部モジュールに対
する自動チェイニングを用いる場合の第２０図と類似の
例の表を示す図、第２２図は第２Ａ図及び第２Ｂ図の共
用線受信部並びに第１Ａ図及びｇ／Ｂ図の共１訃、送信
部に対して先入れ先出し書込みし及び先入れ先出し読出
しコマンドを用いてｊ−タのｌ乙バイトを移動させる例
の表を示す図、」（２）同書第９を買上から２行目に１
第２乙図１とあるをｒ＠２１．　Ａ図」と補正する。

Claims (1)

1. 【特許請求の範囲】 （１）位相符号化したビットを共用線から直列に受入れ
   て所定の緩衝を行ない１次いで並列形式で入出力チャン
   ネルへ転送するための共用線受信装置において。 （ａｌ　　共用線から信号の位相遷移を受入れて所定の
   一連の論理信号に変換するための位相復号手段と。 （ｂｌ　　上記位相復号手段から上記所定の一連の論理
   信号を受入れて所定の期間にわたってこれを保持するた
   めの第１のメ篭り手段と。 ｌｃｌ　　使用可能の時に、上記第１のメモリ手段から
   宛先アドレスを示す上記所定の一連の論理信号の填ｌの
   バイトを受入れてこれを所定の期間にわたって保持する
   ためのアドレス認識手段と。 （ｄｌ　　共用線受信装置を唯−的に識別するため。 及び上記アドレスｇ識手段内の識別アドレスと比較して
   アドレス−歓が得られる時に上記所定の一連の論理信号
   を入出力チャンネルに対してスループットするために、
   上記人出チャンネルからアドレスを受入れる識別アドレ
   ス手段とを備えたことを特徴とする共用線受信装置０ （２）更に、アーレスー故の後、第１のメモリ手段から
   受入れた所定の一連の論理信号を記憶するための第２の
   メモリ手段を含んでいる特許請求の範囲第１項記載の共
   用線受信！＆量。 （３）更に、アドレス一致の後、第２のメモリ手段から
   受入れた所定の一連の論理信号を記憶するための第３の
   メモリ手段を含んでいる特許請求の範囲第一項記載の共
   用線受信装置。 （４）　　更に、所定の一連の論理信号を受入れて所定
   の多環式に従ってその中のピットの検査を行なってエラ
   ーなし状態を測定し、その測定に基づいて位相復号手段
   による上記所定の一連の論理信号の停止を妨げるための
   巡回冗長検査手段を含んでいる特許請求の範囲第３項記
   載の共用纏受信装置。 （５）更に、第３のメモリ手段から所定の一連の論理信
   号を受入れて所定の期間にわたって保持し、次いで、初
   期において一杯である時に入出力チャンネルへバイトと
   してスループットするための入力／４ソファ手段を含ん
   でいる特許請求の範囲第２項記載の共用縁受信装置。 １６）更に、入出力転送手段から読出し信号を受入れて
   入力／ヤツ７ア手段への書込み信号を発生するためのイ
   ンタフェース制御手段を含んでいる特許請求の範囲第Ｓ
   項記載の共用縁受信装置。 （７）更に、ｎのアレレス−散が識別アドレス手段から
   得られ且つエラーなし状態が巡回冗長検査手段から得ら
   れる時に、入力／４ツ７７手段内のバイトと並行スルー
   プットを行なうための対のピッＦを発生して上記バイト
   の識別を行なうように、及び所定の一連の論理１！可の
   状態を示す状態バイトを発生するように動作する制御手
   段を含んでいる特許請求の範囲ｔａＳ項記載の共用縁受
   信装置。 （８）更に、制御手段からビット対タグを受入れて入カ
   パツファ手段と並行スループットを行なう丸めのタグパ
   ックァ手段を含んでいる特許請求の範囲第５項記載の共
   用縁受信装置。 （９）更に、制御手段から状態ノ（イトを受入れて所定
   の一連の論理信号がスループットし終るまで保持するた
   めの、及び上記状態）々イトを最後のバイトとしてこれ
   にへ付加する九めのノ臂イトノ櫂ツファ手段を含んでい
   る特許請求の範囲第７項記載の共用縁受信装置。 （ｌＩ　　］ＩＩＥに、共用縁受信装置のタイミングに
   ついて半速［毫−ドを示すため、及びアドレス認識手段
   に対して約束子−？を示すために入出力チャンネルから
   対のビットを受入れるモードメモリ手段を含んでいる特
   許請求の範囲第１項記載の共用縁受信装置。 Ｉ　１１に、入出力チャンネルから信号を受入れて共用
   縁受信装置を動作の始まりにおいてリセットするための
   制御）々ス復号手段を含んでいる特許請求の範囲第１項
   記載の共用縁受信装置。 （１３！／のメそり手段が所定の一組の直列接続された
   シフトレジスタを含んでいる特許請求の範囲第、１項記
   載の共用縁受信装置。 αｊ　アドレス認識手段が所定の一組の並列接続された
   シフトレジスタを含ん−でいる特許請求の範囲第１項記
   載の共用縁受信装置。 （１４）　　ａ別アドレス手段が所定の一組の並列接続
   され九シフトレジスタを含んでいる特許請求の範囲第７
   項記載の共用縁受信装置。 αタ　第３のメモ、り手５段が所定の〒組の直列接続さ
   れたシフトレジスタを含んでいる特許請求の範囲ｇＪ項
   記載の共用縁受信装置。 ａＱ　　巡回冗長検査手段が所定の一組の直列接続され
   たシフ）レジスタを含んでいる特許請求の範囲第１項記
   載の一共用線受信装置。 ａＤ　　人カパツファ手段が所定の一組の並列接続され
   たシフトレジスタを含んでいる特許請求の範囲第３項記
   載の共用縁受信装置。 ａ梯　　インタフェース制御手段が所定の一組の直列接
   続されたシフトレジスタを含んでいる特許請求の範囲第
   ６項記載の共用縁受信装置。 餞　制御手段が所定のプログラムされたロジックプレイ
   を含んでいる特許請求の範囲第７項記載の共用縁受信装
   置。 ■　タグ／苛ツ７ア手段が所定の一対の並列接続された
   シフトレジスタを含んでいる特許請求の範囲第５項記載
   の共用縁受信装置。 ３υ　バイトバッファ手段が所定の一組の並列ｌＩ銃さ
   れたシフトレジ、スタを含んでいる特許請求の範囲第を
   項記載の共用縁受信装置。 （２）モードメモリ手段が所定の一対の並列接続された
   シフトレジスタを含んでいる特許請求の範囲第１０項記
   載の共用縁受信装置。 （２）制御パス復号手段が所定のプログラムされ九ロジ
   ックアレイを含んでいる特許請求の範囲第１１項【載の
   共用縁受信装置。 （至）共用線とインク７エースしてこれから直列に位相
   符号化したビットを受入れて所定の緩衝を行ない、その
   後、入出力チャンネルへ並列に転送する受信装置におい
   て。 ｆａｔ　　共用線から信号位相遷移を受入れて一連の所
   定の論理信号に変換するための位相復号手段と。 （ｂｌ　　上記一連の所定の論理信号を受入れて所定の
   期間にわたってこれを保持するための第１の配憶手段と
   。 ｌｅｌ　　使用可能の時に、上記第１の記憶手段から宛
   先アドレスを示す上記一連の所定の論理信号の第１のバ
   イトを受入れてこれを所定の期間にわたって保持するた
   めの認識アドレス手段と。 （ｄｌ　　受信装置を唯一的に識別するため、及び上記
   ｇ識アドレス手段内の識別アドレスと比較してアドレス
   一致が得られる時に上記一連の所定の論理信号を人出力
   チャンネ、Ａ／に対してスループットするために、上記
   入出力チャンネルからアドレスを受入れるアドレス識別
   手段と。 （・）アドレス一致に引続いて、上記第１の記憶手段か
   ら受入れた上記一連の所定の論理信号を保持するための
   第一の記憶手段と。 （ｆｌ　　アドレス一致に引続いて、上記第２の記憶手
   段から受入れた上記一連の所定の論理信号を保持するた
   めの第３の記憶手段と。 （Ｋ）　　上記所定の論理信号のセンスを受入れて所定
   の多項式に従ってその中のビットの検査を行なってエラ
   ーなし状態を測定し、その測定に基づいて上記位相復号
   手段による上記一連の所゛定の論理信号の停止を妨げる
   た葡の巡回冗長検査手段とを備えたことを特徴とする受
   信装置。