JPS58158727A - Priority controlling system of common bus usage - Google Patents
Priority controlling system of common bus usageInfo
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- JPS58158727A JPS58158727A JP4036482A JP4036482A JPS58158727A JP S58158727 A JPS58158727 A JP S58158727A JP 4036482 A JP4036482 A JP 4036482A JP 4036482 A JP4036482 A JP 4036482A JP S58158727 A JPS58158727 A JP S58158727A
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Abstract
Description
【発明の詳細な説明】
この発明は、複数のグロセ、すな共通のパスに並列接続
して成る複数グロセ、 f yステムにおける共通パス
使用の優先順位制御方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a priority control system for use of a common path in a plurality of grosses, that is, a plurality of grosses connected in parallel to a common path, and an fy stem.
!イタ1θセ、すは、一般に、バス使用時間に比叡する
と、鶏瑠連直が遥いため要処理時間が長<、tた;スト
的に低摩であるため、パスを共通として多数のプシ七、
すが使用される。かかる複数プロ竜、ナクステムについ
て望まれることとして、多数のプ■七、すによる共通パ
ス使用の順位制御が適切になされること、プロセッサの
増設、変更岬が容易なシステムであること、バス−成が
コンパクト(バス信号lII数が少ない)であること等
が挙げられる。! In general, when it comes to bus usage time, the processing time required is long due to the long distance between buses. ,
is used. What is desired for such a multi-pro system, Nuxtem, is that the order of use of common paths by a large number of programs can be properly controlled, that the system is easy to add and change processors, and that bus configuration is easy. For example, it is compact (the number of bus signals III is small).
一般に、共通バスを使用する複数プロ竜ッtシステムに
おいては、各プ寵セ、す関のバス使用競合の問題を暦決
するために、各グロセ、fのパス使用権について何らか
の制御を行っている。従来この種のパス使用権制御方式
としては、各7°ロセ、tKパス使用上の優先順位な与
え、その順位に従って各グロセ、すからのパス使用要求
を処理するのが一般的であり、実際上この方法を実現す
るのに直列形と、並列形の方式があった。Generally, in a multi-processor system that uses a common bus, some kind of control is performed on the path usage rights of each group, f, in order to resolve the problem of bus usage conflict between each group and group. . Conventionally, this type of path usage right control method generally gives priority to each 7° loss and tK path, and processes path usage requests from each gross and tK path according to that order. There were two types of methods for implementing this method: a series type and a parallel type.
第1図に、従来の直列形パス使用制御方式の構成をプロ
、り図で示す。ここでl〜lはそれぞれプロ士、すであ
り、1が最も優先順位が高く、lが最も低く設定されて
いる。FIG. 1 shows a schematic diagram of the configuration of a conventional serial path usage control system. Here, l to l are professional and su, respectively, with 1 having the highest priority and l being the lowest.
第2図は、第1Mの各1目七、す(例えば1)における
パス使用権制御回路を示す回路図であり。FIG. 2 is a circuit diagram showing a path usage right control circuit in each of the first and seventh rows (for example, 1) of the 1M.
第3図Aがパスがあ會状態におけるパスへのアクセス要
求タイヤングを示すタイ建ング園であり。FIG. 3A is a Thai construction garden showing the timing of an access request to a path when the paths are in a meeting state.
第3図Bは、二つのプロ士、tが同時にパス使用要求を
発した場合のタイはングを示すタイ建ング図である。こ
れらの図において、
BPRN は上位レベルのバス使用要求がない時アク
ティブとなる信号、
BPRi は下位レベルに対する上位でのバス使用要
求なしの信号、
BRQ7 は現在パス使用中の信号、BCLK
はパスクロ、り、
REQ は図示せざるCPUよりのパス使用要求信
号、
END は同じ< CPUよりのバス使用終了信号
。FIG. 3B is a tie construction diagram showing ties when two professionals, t, issue pass use requests at the same time. In these figures, BPRN is a signal that becomes active when there is no bus use request from the upper level, BPRi is a signal indicating that there is no bus use request from the upper level for the lower level, BRQ7 is a signal indicating that the path is currently in use, and BCLK
is a pass clock, REQ is a path use request signal from a CPU (not shown), and END is a bus use end signal from the CPU.
ACKは同じ<cpuへのパス使用許可信号、であり、
第211および第311Aから明らかなように、プロ士
、tよりのバス使用要求(REQ)は、パスが不使用中
(qオフ)でかっ、上位の1關セ。ACK is the same<pass permission signal to CPU,
As is clear from No. 211 and No. 311A, the bus use request (REQ) from professional expert t is sent to a high-ranking station when the path is not in use (q off).
ナよりのバス使用要求がない時(BPRNオン)受付け
られ、7v、プ77日ラグFをセットしてパスに対し使
用中の信号(B18yオン)を発する。When there is no bus use request from the path (BPRN on), it is accepted, sets 7v and 77 day lag F, and issues a busy signal (B18y on) to the path.
また二つのプロ士、す(例えばlと2)が同時にバス使
用要求を発した場合には、第3図BのタイZング図から
分かるよ5に、優先順位の高い1四令、すlのバス使用
要求が受付けられ、プロ七、t2の要求は、プロ士、す
lによるバス使用が終了するtで待たされる。In addition, if two professionals (for example, L and 2) issue a request to use the bus at the same time, as can be seen from the tying diagram in Figure 3B, the 14th order with the highest priority, Su The request to use the bus is accepted, and the request from Pro 7, t2, is made to wait until t, when the use of the bus by Pro 7, S1 ends.
かかる直月形のパス使用制御方式は、
(1) 信号伝搬時間およびクステムバススピードで
パスに接続可能なプロ士、すの台数が制限されること、
・
(2) タステム構成上マザボードの使用がしにくく
、使用した場合、Vステラごとの配線・切断が必要とな
り標準化、汎用化に不311mであること、(3)
プロ士、すの増設、変更等が容1でないこと。This straight path usage control method has the following problems: (1) The number of devices that can be connected to the path is limited by signal propagation time and system bus speed;
・(2) Due to the Tastem configuration, it is difficult to use the motherboard, and if used, it would require wiring and cutting for each V Stella, making it impossible to standardize and generalize, (3)
No additions, changes, etc. of professional staff or sills shall be made.
都の欠点がある。There are drawbacks to the city.
第4図に、従来の並列式パス使用制御方式の構成をブW
、り図で示す。ここで11はバスコント四−ラ、1〜量
は各11+I−に、、すである、パス使用中信号(BB
SF)Kついては、各11セ、すが共通の纏を介してパ
スコントローラ11 k接続され、バス使用要求信号(
BRQl〜1)とパス使用許可信号(PMTl〜1)k
ついては、各プロ士、すは個別の線を介してバスコント
闘−ツUに接続される。Figure 4 shows the configuration of the conventional parallel path usage control method.
, as shown in the diagram. Here, 11 is the bus controller, 1 to 1 are each 11+I-, and the path busy signal (BB
For SF)K, each of the 11 buses is connected to the path controller 11k via a common cable, and the bus use request signal (
BRQl~1) and path use permission signal (PMTl~1)k
Therefore, each professional player is connected to the bus control unit U via a separate line.
第S図は、第4図におけるパスプントロー911の回路
構成を示す回路図であるが、験コント■−2に接続され
るプEl −k yすの数が増せば、それに比例して回
路素子数が増加することが理解されるであろう。FIG. S is a circuit diagram showing the circuit configuration of the pass pull 911 in FIG. will be understood to increase.
第6図は、第4図の各プロ士y t (例えばi)Kお
けるパス使用制御回路を示す回路図であり、第7図Aは
、パス空き状11におけるグ冒セ、すlからのパスアク
(ス要求のタイヤングを示すタイずング図であり、第7
図Bは、二つのプロ士、す(鳳とj)が同時にバス使用
要求を発した場合のタイ々ングを示すタイ電ング図であ
る。FIG. 6 is a circuit diagram showing the path usage control circuit in each processor yt (for example, i)K in FIG. 4, and FIG. FIG. 7 is a timing diagram showing the timing of a pass access request;
Figure B is a timing chart showing the timing when two professional players, Su (Otori and J), issue requests to use the bus at the same time.
#!5図、第6図、第7図Aを参照して動作を説明する
。プロ士、t14Cおけるバス使用要求(REQl)k
よりツリ、ツ70.プFFsがセットされてバス使用要
求信号(BRQ i )が発せられる。パスコンドロー
911では、このときパスが空き状態(BBSyオフ5
にあるので、バス使用要求(REQ i )を受付けて
バス使用許可信号(PMTi)をプロ士。#! The operation will be explained with reference to FIG. 5, FIG. 6, and FIG. 7A. Professional, bus use request (REQl)k in t14C
More Tsuri, Tsu 70. FFs are set and a bus use request signal (BRQ i ) is issued. In path controller draw 911, the path is in an empty state (BBSy off 5) at this time.
Therefore, a bus use request (REQ i ) is accepted and a bus use permission signal (PMTi) is sent to the processor.
す1m送る。プ* 竜yすiでは、このパス使用許可信
号(PMT l )を受けると、ツリ、グア a 、
7FF1をセットするととkよりパス使用中信号(Bu
sy)をオンにしてパス使用を開始する。バス使用が終
了すると、使用終了信号(IND I )によりノリ、
プ7日、1FFzがリセ、)されてパス使用中信号(B
B8F)をオンにする。Send 1m. When P*RyuYSU receives this path use permission signal (PMTl), it
When 7FF1 is set, the path in use signal (Bu
sy) to start using the pass. When the bus use is finished, the use end signal (IND I) is activated.
On the 7th day, 1FFz was reset and the path in use signal (B
B8F).
二つのプロ士、す(lとj)が同時にバス使用要求を発
した場合には、第7図Bから分かるように。As can be seen from FIG. 7B, if two professionals S (l and j) issue requests to use the bus at the same time.
優先順位の高いプロ士、す(11バス使用許可信号(P
MT i )が与えられ、#プ田セ、すがバス使用中信
号(BB8F)をオンKL−Cパスの使用を開始する。Professionals with high priority (11 bus use permission signal (P
MT i ) is given, and #Putase turns on the bus busy signal (BB8F) and starts using the KL-C path.
優先順位の低いプpセ、す(J)によるバス使用は。The bus is used by the low-priority PSE (J).
高いプロセ、?(17による使用が終了するまで待たさ
れる。High process? (It will wait until the use by 17 is finished.
かかる従来の並列式バス使用制御方式は、烏合のプロ七
、tK対しく 2X11+1 )本という多数の信号線
が必要となり、信号線数上の制約により。Such a conventional parallel bus control method requires a large number of signal lines (2×11+1) for tK, due to limitations in the number of signal lines.
lクステムあたり3〜4台と〜151■セ、1台数が普
通であり、その拡張が困難であること、又プクセ、?の
ほかk、バス使用権制御回路(バスコントローラ)が必
要であること、などの欠点がある。The normal number of units is 3 to 4 units per system, and 1 unit per system, and it is difficult to expand. In addition, there are other drawbacks such as the need for a bus right control circuit (bus controller).
この発明は、上述の如き、従来技術の欠点を除去するた
めになされたものであり、従ってこの発明の目的は、複
数プ四セ、tシステムにおいて、バスを共通とする多数
のプロセ、すを含むことができ、しかもプロセ、すの増
設、変更が害鳥であると共に、バス構成も=ンバクトで
あるような共通バス使用の優先順位制御方式を提供する
ことにある。The present invention has been made to eliminate the drawbacks of the prior art as described above, and therefore, an object of the present invention is to eliminate the problem of a large number of processes sharing a common bus in a multi-processor system. It is an object of the present invention to provide a priority control system for the use of a common bus in which the addition or change of a process is a nuisance and the bus configuration is also a problem.
この発明の要点は、複数のプ四セ、すを共通バスに並列
に接続し【成る複数プaセ、tyステムにおいて、共通
バスに対するn本のバス使用要求線を設け、それを各プ
ロセ、すに1本毎割当て、各バス使用要求@に重みづけ
を与えるととKより、各プロセ、すに優先順位を付与し
、各プロセッサは、パス使用要求を割崗てられたバス使
用要求線に送出すると同時に1割当てられた優先順位よ
りも低いパス使用要求銀金てにもパス使用要求を送出し
、各プロセ、すが共通バス上のバス使用要求線の状態を
自己の出力したパス使用要求と比較することkよりパス
使用の良否を知り得るように構成した点にある。The gist of this invention is that in a multiple processor system consisting of a plurality of processors connected in parallel to a common bus, n bus use request lines for the common bus are provided, and By assigning each bus request line to each line and giving a weight to each bus request, we assign a priority to each process, and each processor assigns a bus request line to which a path use request has been assigned. At the same time, it also sends a path use request to a path use request lower than the assigned priority, and each process reports the status of the bus use request line on the common bus to the path use request it outputs. The point is that the configuration is such that it is possible to know whether the path is being used or not by comparing it with the request.
次に図を参照して、この発明の一寅施例を詳しく説明す
る。第8図はこの発明の一実九例を示す回路図であり、
同図において、プロセ、す2内には、コントローラ21
′、設定スイッチnのほか、コンパレータお、クリ、グ
リロ、グ、アンドケート、オアゲート、イ/パータ等の
論jl素子が図示の如く接続されている。バス使用要求
線けB RQ 1〜IRQ4の11m4の場合であり、
S置型での1■セ、tが使用でき、設定スイッチnにお
ける81〜84のスイ、チにて優先順位が設定される。Next, one embodiment of the present invention will be described in detail with reference to the drawings. FIG. 8 is a circuit diagram showing one example of this invention,
In the figure, a controller 21 is included in the process 2.
', setting switch n, logic elements such as comparator, clear, grill, gate, AND gate, OR gate, I/Putter, etc. are connected as shown. This is a case of 11m4 of bus use request lines B RQ 1 to IRQ4,
1■C, t for the S type can be used, and the priority is set by switches 81 to 84 in the setting switch n.
なお、各スイ。In addition, each sui.
テS1〜S4は開放状態で未設定10″、閉状態で有効
設定′″1″と定義する0次の表1に81〜84のスイ
ッチの設定による優先順位とバス使用要求線への出力状
態を示す。第8図の例では優先順位は@3”となる。S1 to S4 are defined as unset 10'' in the open state and valid setting ``1'' in the closed state.Table 1 below shows the priorities and output states to the bus use request line according to the settings of switches 81 to 84. In the example of FIG. 8, the priority is @3''.
表 1
なお、設定スイッチS1〜S4の設定を、表10ノ(ス
使用要求線出力に合せた設定(L−1とする)kすると
、第8図の破線部分のパス使用要求出力零は第9図に示
す如く簡略化される。第1O図A、Bは、第**の回路
動作の基本タイムチャートであり。Table 1 If the settings of the setting switches S1 to S4 are set according to the path use request line output (set to L-1) in Table 10, the path use request output zero shown in the dashed line in FIG. This is simplified as shown in Figure 9. Figures 1A and 1B are basic time charts of the **th circuit operation.
第10図Aは、バス空き状態におけるバス使用要求発生
時のものであり、第1O図Bは2台の1uセ。FIG. 10A shows the situation when a bus usage request is generated when the bus is empty, and FIG.
ナより同時にパス使用要求が発生した時のそれを示して
いる。This shows a case where path use requests are generated simultaneously from the two.
第8図、第10図Aを参照して基本的な動作を説明する
。The basic operation will be explained with reference to FIG. 8 and FIG. 10A.
(1) コントローラ21よりのパス使用要求REQ
Kよりフリ、170,1FF1をセットシ、バス使用
要求信号1−2゛1翫iが出力される。(1) Path use request REQ from controller 21
From K, 170, 1FF1 is set, and a bus use request signal 1-2゛1-i is output.
(2) この時、他のプロセ、すよりパス使用要求が
出力されていなければ、コンパレータnの、自己設定(
A)と、バス上のパス使用要求#(B)の内容は一致す
るので、アンドゲートA1が開きPSG信号が出てツリ
、y7a、1FF意を竜、トする。(2) At this time, if no path use request is output from another process, the self-setting (
A) and the path use request #(B) on the bus match, so the AND gate A1 opens and the PSG signal is output, causing y7a and 1FF to respond.
(3) フリ、グフtffyプFFmの七、トにより
、バスに対しバス使用中信号B8Yを出力し、コントロ
ーラ21にパス使用中信号ACKを出す。なN、この時
点で7す、プフW、1FFsはリセットされ、n6.創
かは消滅する・
(4) コント閘−ラ21 it 、バスの使用を開
始し、使用終了で終了信号ENDを出す。(3) The bus in-use signal B8Y is outputted to the bus by the 7th part of the FFm, and the path in-use signal ACK is output to the controller 21. N, at this point 7, PffW, 1FFs are reset, n6. (4) The controller 21 starts using the bus and issues an end signal END when its use is finished.
(5) 終了信号ENDにより、フリップツーツブF
FmがOFF L、バス使用中信号BaYをOFF L
、バス使用を開放する。(5) By the end signal END, flip-to-tube F
Fm is OFF L, bus busy signal BaY is OFF L
, opening up bus use.
次に第10図Bを参照して2台のプロ七、すより同時に
バス使用要求が発生した時の動作を説明する。2台のプ
ロ七、fの優先順位を、プロ七、すA4t”3”、プロ
七、すBは”2”とする。Next, referring to FIG. 10B, an explanation will be given of the operation when a request to use the bus is issued from two processors at the same time. The priority order of the two Pro 7, f is set to ``3'' for Pro 7, A4t, and ``2'' for Pro 7, Su B.
(1) プロ七、すA、プロ七11は各々同時k。(1) Pro 7, Su A, and Pro 7 11 are all k at the same time.
RIQ信号を発生し、これKより両グ■セ、すのFF1
がセットされ、バス使用費求償号カを出力される。この
時バス使用要求信号の出力される信号線は、
プロ(、すAmBRQm 、IIRQ4プロセytB−
BRQI 、BRQs 、100となり、バス上のバス
使用要求線の状態番寡11Q冨1頁1j“、BRQ4が
出力されている。Generates the RIQ signal, and from this K, both sets and FF1
is set, and the bus usage fee reimbursement number is output. At this time, the signal lines to which the bus use request signal is output are PRO(, AmBRQm, IIRQ4, ytB-
BRQI and BRQs become 100, and the state number of the bus use request line on the bus is 11Q, 1 page 1j", and BRQ4 is output.
(2) この時、両プロセ、を内のコンi(レータ幻
の入力を考えると、プE’ * yすAは、内部設定信
号線11RQI、IRQ4.なので;ンバレータからの
一致信号は出力されない、一方プロセ、すBは、内S設
定信号−石s、mnc1m、[1躇4で、コンパレータ
から一致信号が出力されFFIがセットされ。(2) At this time, considering the phantom input of the controller i (actuator) in both processes, the internal setting signal lines 11RQI and IRQ4. Therefore, no coincidence signal is output from the inverter. , On the other hand, in the process B, the internal S setting signal - stone s, mnc1m, [14, a match signal is output from the comparator and the FFI is set.
BsY信号を出力してバスを使用する。Use the bus by outputting the BsY signal.
(3) プ酋セ、?Aはこの間;ンバレータの一致を
侍と、ブ■セ、す1がパス使用を終了した時点ではじめ
て、PIG信勺が黴立し、Firsを−に、)しくバス
を使用する。(3) Pukanse, ? During this time, A confirms that the inverters match with Samurai, and only when S1 has finished using the path does the PIG signal become active and uses the bus properly (by setting Firs to -).
とのよ5にするととkよりバス使用権制御回路(バスコ
ント四−ラ)を別に設けることなくn本’)パ’f1M
11求線で(m+1)台のプロ七、tのバス使用権制御
ができる。If it is set to 5, it will be possible to use n lines without providing a separate bus control circuit (bus controller).
With 11 lines, it is possible to control bus usage rights for (m+1) units and t.
第USは、この俺明の応用実施例を示す回路図であり、
第**と相違するところは、拡張用バス使用要求線(E
BRQs 、EBIIQg)を設け、拡張用バス使用要
求レベルの設定スイ、チム、一致検…回路25、 kよ
り、拡張レベルでの優先権を確立し、その後、アンドグ
ー)(As)を開いてバス使用要求(BRQI〜4)を
出すようkしたことである。No. US is a circuit diagram showing an applied example of this invention,
The difference from No. ** is that the expansion bus request line (E
BRQs, EBIIQg) is established, and priority at the expansion level is established from the expansion bus use request level switch, timing, coincidence check...circuit 25, k, and then open AND GO (As) is established to use the bus. The request was made to issue a request (BRQI~4).
この結果、拡張パス使用要求線1本、バス使用畳求曽霞
本の組合せにより(m+1)x(m+1)5台のプ■セ
、tまで接続可能となる。As a result, it is possible to connect up to (m+1) x (m+1) five printers, up to t, by combining one expansion path use request line and one bus use line.
第11図の例ではm−L n 曽4で15台のプロ七、
すtで接続できる。In the example of Figure 11, m-L n so 4 has 15 professional sevens,
You can connect with ST.
なお、第11図の例の特徴は、アンドゲート(AI)k
よる拡張レベルの優先を判定した後にバス使用要求のレ
ベル判定をする点にある。Note that the feature of the example in FIG. 11 is that the AND gate (AI) k
The main point is that the level of the bus use request is determined after determining the priority of the expansion level.
この機能をはふくと異なる拡張レベルのバス使用要求信
号(BRQn)が混在して、一致検出による優先レベル
判定は不可能となる。If this function is removed, bus use request signals (BRQn) of different expansion levels will coexist, making it impossible to determine the priority level based on coincidence detection.
とのよ5に、この発明によれば、複数の1vxセ、tを
共通パスに並列に接続して成る複数プロ七、サクステム
において、共通バスに対する一本のバス使用要求線を設
け、それを各プロ七、すに1本毎割当て、各バス使用要
求線に重みづけを与えることにより、各プロ七、すKN
先贋位を付与し。5. According to the present invention, in a plurality of 1vx units connected in parallel to a common path, a single bus request line for the common bus is provided, and By allocating one bus to each bus and giving weight to each bus usage request line, each bus
Grant first rank.
各プロ七、すはパス使用要求を割当てられたバス使用要
求線に送出すると同時に、割当てられた拳先順位よりも
低いパス使用要求義金″CKもバス使用要求を送出し、
各プロ七、すが共通バス上のバス使用要求線の状膳を自
己の出力したバス使用要求と比較することによりパス使
用の良否を知り得るよ5に構成したため、バス使用権制
御回路(バスコントローラ)を別に設けることなく、少
ない本数のバス使用要求線で数多くのプロ七、tのパス
使用権制御ができる。At the same time, each pro 7 sends a pass use request to the assigned bus use request line, and at the same time, the pass use request donation "CK" which is lower than the allocated rank also sends a bus use request,
By comparing the state of the bus use request line on the common bus with the bus use request output by itself, each programmer can know whether the path is being used properly or not. It is possible to control the path usage rights of a large number of programs with a small number of bus usage request lines without providing a separate controller.
第1図は、従来の直列形バス制御方式の構成を示すプロ
、り図、第2図は、第1図の各プロ七。
?におけるバス使用権制御回路を示す回路図、第3WJ
Aは、第2図にお〜1てバスが9館状態におけるバスへ
のアクセス要求メイ宅ングを示すタイ電ング図、第3図
Bは、同じく二つのプロセッサが同時にパス使用要求を
発した場合の同様なタイきング図、第4Fは、従来の並
列式バス使用制御方式の構成を示すプロ、り図、#5図
は、第4図におけるバスコントローラの回路aSを示す
回路図、第6rIAは、第4図の10セ、すにおけるバ
ス使用制御回路を示す回路図、#I7図ムは、第5図お
よび第61gにおいて、パス空き状態Kj#けるノ(ス
ヘのアクセス要求タイξ/グを示すタイζフグ図、第7
図Bは、同じく二つの10セ、tが同時にパス使用要求
を発した場合の同様なタイミング図。
第8図は、この発明の一実施例な示す呵路WJ、第9図
は第8図において砿−でl!lすれたバス使用要求出力
部の簡略化回路図、第1O図Aは、第811おいて、パ
ス空き状11におけるパス使用要求発生時の各部信号の
タイミング図、第1θ図1は、同じく二つのフロセ、t
より同時にパス使用要求が発生したときの各部信号のタ
イ電ング図、第11図をζこの発明の他の実施例を示す
回路図である。
1.2・・・1:プロセ、す、 11 !バスコントロ
ーラ、21 fコントローラ、22,241設定スイ、
チ、ム。
25=−敷積出回路。
才j 謡
第37A
木3目β
第4図
第5図
第6図
オフmA
BCL。
オフ虐B
?9図
才to図 4
才10目 BFIG. 1 is a diagram showing the configuration of a conventional serial bus control system, and FIG. 2 is a diagram showing each program in FIG. ? Circuit diagram showing the bus right control circuit in 3rd WJ
A is a diagram showing a request for access to the bus when the bus is in the 9-store state as shown in Figure 2.B is a diagram showing a request for access to the bus when two processors simultaneously issue a request to use the path. 4F is a similar timing diagram for the case, #5 is a circuit diagram showing the configuration of the conventional parallel bus usage control system, and #5 is a circuit diagram showing the circuit aS of the bus controller in FIG. 4. 6rIA is a circuit diagram showing the bus use control circuit in 10th section of FIG. 4, and FIG. Thai ζ blowfish diagram showing the number 7
FIG. B is a similar timing diagram when two 10 cells and t issue path use requests at the same time. FIG. 8 shows an embodiment of the present invention, and FIG. 9 shows an embodiment of the present invention. FIG. 1A is a simplified circuit diagram of the bus use request output section 811, and FIG. Frose, t
FIG. 11 is a circuit diagram illustrating another embodiment of the present invention; FIG. 1.2...1:Process...11! Bus controller, 21 f controller, 22, 241 setting switch,
T-mu. 25=-laying and unloading circuit. Saij Utai No. 37A Wood 3rd grain β Fig. 4 Fig. 5 Fig. 6 off mA BCL. Off torture B? 9 years old to figure 4 years old 10th B
Claims (1)
成る複数プgセ、すV蟲tムにおいて、共通バスに対す
るn本のバス使用要求線を蒙けてそれを各ノ四セ、すに
1本毎割蟲て、各バス使用要求線に重みづけを与えるこ
とにより、各グロセ、すに優先順位を付与し、各プロセ
、tはパス使用要求を割当てられたバス使用要求IsK
送出すると同時に1割当てられた優先順位よりも低いバ
ス使用要求綴金てにもパス使用要求を送出し、各グロセ
。 すが共通パス上のバス使用要求線の状態を自己の出力し
たパス使用要求と比軟するととKよりバス使用の良否を
知り得ることを%黴とする共通パス使用の優先権制御方
式。[Scope of Claims] 1) In a plurality of buses and buses formed by connecting a plurality of buses to a common bus line, n bus use request lines for the common bus are provided. By assigning it to each bus, one by one, and giving weight to each bus request line, each bus is given priority, and each process, t, is assigned a path usage request. Bus usage request IsK
At the same time, a path use request is also sent for each bus use request request lower than the assigned priority level. However, if the state of the bus use request line on the common path is compared with the path use request output by itself, the priority control method for using the common path is based on the fact that it is possible to know from K whether the bus is being used successfully or not.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4036482A JPS58158727A (en) | 1982-03-15 | 1982-03-15 | Priority controlling system of common bus usage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4036482A JPS58158727A (en) | 1982-03-15 | 1982-03-15 | Priority controlling system of common bus usage |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58158727A true JPS58158727A (en) | 1983-09-21 |
Family
ID=12578579
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4036482A Pending JPS58158727A (en) | 1982-03-15 | 1982-03-15 | Priority controlling system of common bus usage |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58158727A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0559541U (en) * | 1992-09-24 | 1993-08-06 | 富士通株式会社 | Priority control device |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5057347A (en) * | 1973-09-19 | 1975-05-19 | ||
JPS50156838A (en) * | 1974-06-07 | 1975-12-18 | ||
JPS51236A (en) * | 1974-06-19 | 1976-01-05 | Tokyo Electric Power Co | |
JPS5160428A (en) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd |
-
1982
- 1982-03-15 JP JP4036482A patent/JPS58158727A/en active Pending
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Cited By (1)
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