JPS58154244A - 半導体素子の評価方法 - Google Patents
半導体素子の評価方法Info
- Publication number
- JPS58154244A JPS58154244A JP3687182A JP3687182A JPS58154244A JP S58154244 A JPS58154244 A JP S58154244A JP 3687182 A JP3687182 A JP 3687182A JP 3687182 A JP3687182 A JP 3687182A JP S58154244 A JPS58154244 A JP S58154244A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- level
- measuring points
- flags
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体素子の評価方法に関する。
近年、Ｌ８Ｉ（大規模集積回路）が多機能となシ複雑に
なるに従ってＩＪＩが正常に羨遺されているかどうかを
チェックすることは非常に難かしくなってきている。特
に、ゲートアレーのような論理デバイスについてはこの
現象が態量である。ま九このような論理デ／ｆイスはカ
スタム製品が多く、そのため少量多品種にな〕かり開発
期間を短かくしなければならないという宿命がある。こ
のため、ノ臂ターン設計が論理設針通ｊｌＫなされてい
るかどうか、さらにまたノ母ターン設計通シに製品が製
造されているかどうかということを迅速にチェ、りしな
ければならない。
なるに従ってＩＪＩが正常に羨遺されているかどうかを
チェックすることは非常に難かしくなってきている。特
に、ゲートアレーのような論理デバイスについてはこの
現象が態量である。ま九このような論理デ／ｆイスはカ
スタム製品が多く、そのため少量多品種にな〕かり開発
期間を短かくしなければならないという宿命がある。こ
のため、ノ臂ターン設計が論理設針通ｊｌＫなされてい
るかどうか、さらにまたノ母ターン設計通シに製品が製
造されているかどうかということを迅速にチェ、りしな
ければならない。
しかして、論理設計とノ４ターン設計のチェ、りはＣＡ
Ｄ （Ｃ＠ｍｐｕｔ＠ｒ Ａｌｄ＊ｄ Ｄｅｓｉｇｎ）
技術の進歩によ）、かなシ人手を介さないで自動的にチ
ェ、りできるようになりてきている。
Ｄ （Ｃ＠ｍｐｕｔ＠ｒ Ａｌｄ＊ｄ Ｄｅｓｉｇｎ）
技術の進歩によ）、かなシ人手を介さないで自動的にチ
ェ、りできるようになりてきている。
しかし、製造された製品がノ譬ターン設計通りに製造さ
れているかどうかは人手に幀りておシ、その進２度合は
その仕事にたずされりている人の経験、勘等に大きく依
存しているのが視状である。この丸め、迅速な開発を行
なううえで大きな障害になりていた。
れているかどうかは人手に幀りておシ、その進２度合は
その仕事にたずされりている人の経験、勘等に大きく依
存しているのが視状である。この丸め、迅速な開発を行
なううえで大きな障害になりていた。
この発明は上記の点に１みてなされ丸もので。
製造された半導体素子がパターン設計通シに製造されて
いるかどうかを評価する半導体素子の評価方法を提供す
ることを目的とする。
いるかどうかを評価する半導体素子の評価方法を提供す
ることを目的とする。
半導体素子の！ｉｌｌ定点にフラグを形成し、ストロ−
走査形電子顕微鏡を用いて上記各測定点の論理レベルを
測定し、上記−ｊ定点での期待された１ｌｉｊｌレベル
とを比較して動作解析するようにしている。
走査形電子顕微鏡を用いて上記各測定点の論理レベルを
測定し、上記−ｊ定点での期待された１ｌｉｊｌレベル
とを比較して動作解析するようにしている。
以下、図面を参照してこの発明の一実施例を説明する。
まず、製造された製品（以下、チツ！と称す）の動作状
況を電極（ノード）上で直接チェ、りすることは従来は
はとんど不可能でｂつだが、ストロ＆ ８１ＣＭ （走
査形電子拳微鏡）により非接触でノードの電位がハイレ
ベルかローレベルかどちらかになっているかを瞬時に判
別することができるようＫなっている。そして、本発明
においてはチップの動作をチェックするのに必要なノ・
−ド上にコンタクトホール尋を介して入を膜によシチツ
！の表面にノ臂、ド（以下、フラグと称す）を形成し、
この７ラグのレベルがどのようになっているかをストロ
、ｒ８ＥＭを用いてチェ、りし、この信号を論理設計上
から導き出される結果とを比較検討し、チ、！の動作解
析を行なっているものである。以下、４ビツトのリング
カウンタを例にと）説明する。第１図はＤｆＪＩｉフリ
ッゾフロッｆ１１０〜１１３によシ構成されるりングカ
ウンタを示す！口、り図である。＠２図は第１図に示し
たＤ型フリ、ゾフロッｆ１１ｏの詳細な構成を示すもの
で、ナンド回路２１〜２５．オア回路２６〜２８１イン
バーター９．３０とにより構成される。そして、第１図
及び第２図に矢印■〜０で示された測定点での論理レベ
ルの時間的変化を示している。また、第３図に第２図に
示し九タイミングチャートに従りて各測定点の■〜■の
谷タイミングでのレベル状態を示す。
況を電極（ノード）上で直接チェ、りすることは従来は
はとんど不可能でｂつだが、ストロ＆ ８１ＣＭ （走
査形電子拳微鏡）により非接触でノードの電位がハイレ
ベルかローレベルかどちらかになっているかを瞬時に判
別することができるようＫなっている。そして、本発明
においてはチップの動作をチェックするのに必要なノ・
−ド上にコンタクトホール尋を介して入を膜によシチツ
！の表面にノ臂、ド（以下、フラグと称す）を形成し、
この７ラグのレベルがどのようになっているかをストロ
、ｒ８ＥＭを用いてチェ、りし、この信号を論理設計上
から導き出される結果とを比較検討し、チ、！の動作解
析を行なっているものである。以下、４ビツトのリング
カウンタを例にと）説明する。第１図はＤｆＪＩｉフリ
ッゾフロッｆ１１０〜１１３によシ構成されるりングカ
ウンタを示す！口、り図である。＠２図は第１図に示し
たＤ型フリ、ゾフロッｆ１１ｏの詳細な構成を示すもの
で、ナンド回路２１〜２５．オア回路２６〜２８１イン
バーター９．３０とにより構成される。そして、第１図
及び第２図に矢印■〜０で示された測定点での論理レベ
ルの時間的変化を示している。また、第３図に第２図に
示し九タイミングチャートに従りて各測定点の■〜■の
谷タイミングでのレベル状態を示す。
：ｉ
次に、パターンレイアウトされたテラ！上での■〜■の
測定点を第５図に示す。そして、次にこのような測定点
にストロ、ｊＳＳＥＭ用のフラグを設ける工程を以下に
述べる。
測定点を第５図に示す。そして、次にこのような測定点
にストロ、ｊＳＳＥＭ用のフラグを設ける工程を以下に
述べる。
鮪６図はチ、！１１の断面の一部を示す図である。図に
おいて、４１は例えば入を等よりなるノードで、このノ
ード４１上にＰ８．Ｇ （リンガラス）膜４２が形成さ
れている。上記Ｐ８Ｇ膜４２上に上記測定点■〜■の位
置に２μｍ四万のコンタクトホール４３を形成し、この
コンタクトホール４３を介してム１Ｂからなる７ラグ４
４を形成する。上記実施例ではこのフラグ１４の大きさ
は例えば５μＣＩＡ四方にしである。
おいて、４１は例えば入を等よりなるノードで、このノ
ード４１上にＰ８．Ｇ （リンガラス）膜４２が形成さ
れている。上記Ｐ８Ｇ膜４２上に上記測定点■〜■の位
置に２μｍ四万のコンタクトホール４３を形成し、この
コンタクトホール４３を介してム１Ｂからなる７ラグ４
４を形成する。上記実施例ではこのフラグ１４の大きさ
は例えば５μＣＩＡ四方にしである。
次に、上記のように構成されたこの発明の詳細な説明す
る。まず、槙Ｓ図及び第６図に示したようにフラグが形
成され九チ、デ３１をストロ＆８ＥＭで観察すると、第
３図に示した■のタイミングでは第７図のようになる０
図中、黒点は１１”レベル（＋５Ｖ）Ｋ、白点ｄ”０”
レベル（ＯＶ）になっていることを示している。そして
、図中の各測定点■〜■のレベル状態を第４図に従って
チェ、りすると第４図に示した論理どおりになりている
ことがわかる。また、第３図に示したＯのタイミングで
観察すふと各測定点■〜■は１１８図のようＫな如、測
定点■、■、■のみのレベル状態が反転していることが
わかる。
る。まず、槙Ｓ図及び第６図に示したようにフラグが形
成され九チ、デ３１をストロ＆８ＥＭで観察すると、第
３図に示した■のタイミングでは第７図のようになる０
図中、黒点は１１”レベル（＋５Ｖ）Ｋ、白点ｄ”０”
レベル（ＯＶ）になっていることを示している。そして
、図中の各測定点■〜■のレベル状態を第４図に従って
チェ、りすると第４図に示した論理どおりになりている
ことがわかる。また、第３図に示したＯのタイミングで
観察すふと各測定点■〜■は１１８図のようＫな如、測
定点■、■、■のみのレベル状態が反転していることが
わかる。
このようにして、第３図に示した■〜のの各タイミング
での観察を行なっていき、測定点■〜■での論理レベル
の変化を第４図に示したタイミングチャートに基づき確
認することによシ、チップ２１上での論理変化が正常ど
おり行なわれているか確認が可能になる。ところで、ス
トロ／８ＷＭでは電子線を外部から任意の位置に移動さ
せることは容易であり、且つ、上記測定点■〜■は座標
（Ｘｌ 、Ｙｉ ）で表わすことがｉｊＪ能であるから
各測定点へ全く自動的に電子線を走置させることができ
る。従って、所定タイミングで所定測定点の論理状態が
正常な状態であるかどうかはＣＡＤ等を連結することに
よってまったく自動的にチェックすることができる。こ
のようにすることによって、論理デバイスをチップ状態
で迅速に論理通りに製造されているかどうかチェックす
ることができ、かつ論理Ａυになっていなければどの素
子がどのように動作していないのかも判別することがで
きる。
での観察を行なっていき、測定点■〜■での論理レベル
の変化を第４図に示したタイミングチャートに基づき確
認することによシ、チップ２１上での論理変化が正常ど
おり行なわれているか確認が可能になる。ところで、ス
トロ／８ＷＭでは電子線を外部から任意の位置に移動さ
せることは容易であり、且つ、上記測定点■〜■は座標
（Ｘｌ 、Ｙｉ ）で表わすことがｉｊＪ能であるから
各測定点へ全く自動的に電子線を走置させることができ
る。従って、所定タイミングで所定測定点の論理状態が
正常な状態であるかどうかはＣＡＤ等を連結することに
よってまったく自動的にチェックすることができる。こ
のようにすることによって、論理デバイスをチップ状態
で迅速に論理通りに製造されているかどうかチェックす
ることができ、かつ論理Ａυになっていなければどの素
子がどのように動作していないのかも判別することがで
きる。
以上詳述したようにこの発明によれば、電位測定用フラ
グをチ、デ上に形成しておくことにより、複雑な配線ノ
量ターンを観察することなしにあらかじめ決めておいた
いくつかの測定点をｌ１ｉｉ像のコントラントとして読
みとるだけで動作状態を知ることができる。また、この
状態が正画か否かもＣＡＤＩＩから論理的に測定点のコ
ントラストを出し、このコントラストと比較することに
より迅速に且つ自動的に判別することができる。特に１
本発明はｒ−）アレーのようなマスタースライス方式の
Ｌ８Ｉを用いたランダムロン、りでは配−のレイアウト
が規則的であるため、きわめて有効である。
グをチ、デ上に形成しておくことにより、複雑な配線ノ
量ターンを観察することなしにあらかじめ決めておいた
いくつかの測定点をｌ１ｉｉ像のコントラントとして読
みとるだけで動作状態を知ることができる。また、この
状態が正画か否かもＣＡＤＩＩから論理的に測定点のコ
ントラストを出し、このコントラストと比較することに
より迅速に且つ自動的に判別することができる。特に１
本発明はｒ−）アレーのようなマスタースライス方式の
Ｌ８Ｉを用いたランダムロン、りでは配−のレイアウト
が規則的であるため、きわめて有効である。
ｗＡ１図は４ビツトのリングカウンタを示すプ０ツク図
、菖２図は第１図に示し九４ビ、トリングカウン夕を構
成するＤ型フリ、！フロ、ゾの詳細な構成を示す図、第
３図は第１図に示し九４ピットのりングカウンタの動作
を示すタイミングチャート、第４図は第１図及び第２図
で示した測定点■〜■での論理レベルの変化を示す図、
第５図はノ母ターンレイアウトされたチ。 ！上での測定点■〜■の位置を示す図、＠６図はチップ
の断面の一部を示す図、第７図及び第８図はノ母ターン
レイアウトされたチ、グをストロ＆ ８ＥＭで観察した
場合の各測定点の状態を示す図である。 ４１…ノード、４２・・・ＰＢＧ膜、４３・・・コンタ
クトホール、４４・・・フラグ。 出願人代理人 弁理士 鈴 江 武 彦、１： Ｖ ＠１ ｖ １１２図 配 第３図 ＩＩ４図 第５図 １６図 ［８図
、菖２図は第１図に示し九４ビ、トリングカウン夕を構
成するＤ型フリ、！フロ、ゾの詳細な構成を示す図、第
３図は第１図に示し九４ピットのりングカウンタの動作
を示すタイミングチャート、第４図は第１図及び第２図
で示した測定点■〜■での論理レベルの変化を示す図、
第５図はノ母ターンレイアウトされたチ。 ！上での測定点■〜■の位置を示す図、＠６図はチップ
の断面の一部を示す図、第７図及び第８図はノ母ターン
レイアウトされたチ、グをストロ＆ ８ＥＭで観察した
場合の各測定点の状態を示す図である。 ４１…ノード、４２・・・ＰＢＧ膜、４３・・・コンタ
クトホール、４４・・・フラグ。 出願人代理人 弁理士 鈴 江 武 彦、１： Ｖ ＠１ ｖ １１２図 配 第３図 ＩＩ４図 第５図 １６図 ［８図
Claims (1)
- 半導体素子の各測定点にフラグを形成し、ストロＩ走査
形電子顕黴鏡を用いて上記各測定点の論理レベルを測定
し、上記測定点ての期待された論理レベルとを比較して
動作解析するようにし九ことを特徴とする半導体素子の
評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3687182A JPS58154244A (ja) | 1982-03-09 | 1982-03-09 | 半導体素子の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3687182A JPS58154244A (ja) | 1982-03-09 | 1982-03-09 | 半導体素子の評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58154244A true JPS58154244A (ja) | 1983-09-13 |
Family
ID=12481841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3687182A Pending JPS58154244A (ja) | 1982-03-09 | 1982-03-09 | 半導体素子の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154244A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5947617A (en) * | 1996-10-30 | 1999-09-07 | Nec Corporation | Skew correction mechanism for a roll paper |
| US7217579B2 (en) * | 2002-12-19 | 2007-05-15 | Applied Materials, Israel, Ltd. | Voltage contrast test structure |
-
1982
- 1982-03-09 JP JP3687182A patent/JPS58154244A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5947617A (en) * | 1996-10-30 | 1999-09-07 | Nec Corporation | Skew correction mechanism for a roll paper |
| US7217579B2 (en) * | 2002-12-19 | 2007-05-15 | Applied Materials, Israel, Ltd. | Voltage contrast test structure |
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