JPS58154070A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はデータ処理装置に関し、特に配列演算処理を
行うデータ処理装置に関するものである。

従来のデータ処理装置では、命令が２つ以下のオペラン
ド指定しか必要としていなかったため、オペランドの番
地を保持するオペランドアドレスレジスタ（ｏｐｅｒａ
ｎｄ　ａｄｄｒｅｓｓ　ｒｅｇｉｓｔｅｒ　、以下ＯＡ
Ｒと略記する）とオペランドの内容を保持するオペラン
ドバッファレジスタ（ｏｐｅｒａｎｄ　ｂｕｆｆｅｒ　
ｒｅｇｉ−ｓｔｅｒ　＊以下０ｊ３Ｒと略記する）がそ
れぞれ２つめれば十分であった。

従って、従来のデータ処理装置で配列演算命令のように
３つ以上のオペランド指定が連続して必要な局舎には、
各々のオペランドに対する要求が起る毎にＯＡＲの内容
を入れ替えなければならなかった。また配列演算を行う
ためには配列要素間の演算の他に、（イｌ　ＯＡＲの内
容に対する加減算と、（ロ）ＯＡＲの内容が指定された
範囲内にあるかどうかのチェックと、し１演淳のくり返
し回数の累計とが必要であるが、この印、（Ｃ１、（’
ｊの演算な従来のデータ処理装置で行うと、ひとつの配
列要素間の演算を行う毎に、その演算（二相いた演算器
を使って上記（−（１、（ａ）、Ｇ／ｊの処理を逐次的
に実行せねばならず、処理の高速化を困難とする原因に
なっていたＯこの発明は従来のものの上記の欠点を除去
するためになされたもので、従来の装置に簡単な回路を
付加すること１゛より・配タ１−膵処理を高速で実行す
ることができるデータ処械装置を提供することを目的と
している。

以下図（２）によりこの発明の詳細な説明する。

第１図はこの発明の装置により実行する配列演算命令の
一例を示すフォーマットであり、（１）は命令コード（
記号なＯＰとする）　、１２）と（３）はそれぞれレジ
スタを示すフィールド（記号をＲ１，Ｒ２とする）、（
４）は命令サブコード（記号を５ＵＢＯＰとする）であ
る。配列演算命令であることは命令コード（１）の特定
のビットパターンにより示され、命令サブコード（４）
はどんな型の配列演算命令であるかを示す。

Ｒ１＋２）で示されるレジスタ（５）、＋６）は演算の
くり返し制御を行うレジスタで、レジスタ（６）の内容
は演＃をくり返すべき回数Ｎを指示し、レジスタ（５）
の内容は現在側（ロ）目の演算を行っているかを示す数
値■である。数値工は命令の初期化動作でＯにリセット
され、配列要素間の演算が行われる毎に１ずつ加算され
レジスタ（６）の内容Ｎと等しくなったら演算を終了す
る。Ｒ２（３）で示されるレジスタ（７）には配列に関
する情報が格納されている記憶領域の：１・： 先１１番地のアドレスが入っている。この場合は先頭番
地には配列Ｘの先頭番地ＸＦＶＡが入っている。

また（８）、ａＬ　（ｉりには配列ｘ、ｙ、ｚに対する
先頭番地ＸＦＶＡ、　ＹＦＶＡ、　ＺＦＶＡと要素間の
増分ＸＩＮＣ。

ＹＩＮＣ、ＺＩＮＣカ格納さレテイル。まり１９）、０
〔、Ｑ３ニは配列Ｘ　１Ｙ　％　Ｚ　ｔ”一対する下限
値ＸＬＬＯ。

ＹＬＬＯ１ｚＬＬＯト上限値ＸＬＨＩ　、　ＹＬＨＩ、
ＺＬＨＩが格納されている。またＱ４）、　Ｑ９、ｕｅ
は記憶領斌内の配列を示している・ たとえば、配列Ｘの工番目の要素の番地はＸＦ’ＶＡ＋
ＸＩＮＣＸ（Ｉ−１）として計算される。この計算結果
がＸＬＬＯとＸＬＨＩの間になければならない・配列演
！ｊｌ命令にはいろいろな型のものがあるが、以下の説
明ではＸ（Ｉ）とＹ（Ｉ）との演算を行いその結果をＺ
　（Ｉ）へ格納する動作なＩが０からＮ−１になるまで
くり返す命苓とする。但しＸ（Ｉ）、Ｙ（Ｉ）、Ｚ（Ｉ
）は配列Ｘ、Ｙ、ＺｏＩ番目のものを示す◎また上記演
算が加算である場合を説明する。

第２図はこの発明の一実施例を示すブロック図で、０′
７）はくり返し制御レジスタ、α秒はループ加算器であ
る。第１図の説明では、レジスタ＋５）、１６）を設け
、レジスタ（５）の内容をＯにリセットしておきレジス
タ（５）に１ずつ加算してゆきその内容がレジスタ（６
）の内容Ｎに等しくなった時演算のくり返しを終了する
としたが、レジスタｆｉＤに初期値Ｎをセットしておき
−１ずつ加算してゆきその内容がＯになった時演算のく
り返しを終了しても同じであり、くり返し制御レジスタ
ａっは、いずれかの方法でくり返し回数を制御する。鱈
、（至）、＋２１１はそれぞれレジスタテ、第１図（８
）、（ＩＬ　（ＩＩＤＸＩＮｃ　、　ＹＩＮＣ。

ＺＩＮＣが格納され、仮ｊ：　Ｒ（ＸＩＮＣ）［１、Ｒ
（ＹＩＮＣ）（７）、Ｒ（ＺＩＮＣ）−としてその内容
を示す。図はアドレス加算器、１２１１、Ｈｌに）はそ
れぞれＯＡＲでアドレス加算器−の出力がセットされ初
期値としては（８）、ａ（１％　（ＩＩＯＸＦＶＡ％Ｙ
ＦＶＡ％ＺＦＶＡ　Ｏ値カセ７トされる。仮ｇ：　ＯＡ
Ｒ（Ｘ）　Ｅｌ、ＯＡＲ（Ｙ）　１１１１１、ＯＡＲＣ
Ｚ）−としてその内容を示す。ｏ！６」は記憶装置、僻
）、（至））はそれぞれＯＢＲでオペランドＸ、Ｙの亀
がそれぞれセットされ、仮にＯＢＲ（Ｘ）　Ｅ、ＯＢＲ
（Ｙ）　＠でその内容を示す。凛は演算器、１ｉｂｅｌ
、１１１ｍ１、嘴はそれぞれ演算器間の内部レジスタで
ＡＲ（Ｘ）１ｉ（１１，ＢＲ（Ｙ）ｍ＋、ＣＲ（Ｚ）−
でその内容を示す。−は比較器、−１−１噛、禰、閣、
６ｔＪはそれぞれレジスタで（９）、０υ、Ｑ３０ＸＬ
ＬＯＸＹＬＬＯ，ＺＬＬＯ，ＸＬＨＩ　ＸＹＬＨＩ。

ＺＬＨＩがそれぞれ格納される。缶は格納用レジスタ（
内容をＦＲ６３）で示す）である。

第３図は第２図の回路の動作を示すタイミング図で、ク
ロック１〜４で１つの演算が実行され、クロック５でく
り返し制御レジスタ面の内容が変化しクロック１の動作
がくり返される０才３図の＋３３１、Ｊｌはアドレス加
算器翰による加算でＯＡＲ（Ｘ）例、０ＡＲ（Ｙ）Ｎが
更新され、この更新されたアドレスにより記憶装置（至
）からＸ、Ｙを読出し０ＢＲ（Ｘ）、、、７１、ＯＢＲ
（Ｙ）１ｉ！８１としてロードする動作を示す０ゆ）、
凋は０ＢＲ（Ｘ）、ｉｍ、ＯＢＲ（Ｙ）μｓ）をそれぞ
れＡＲ（４）ｌ、ＢＲｔｌｎ＋にセットする動作を示し
、潤は演算器訓でＡＲ（Ｘ）　ｔ３０）　＋　ＢＲ（Ｙ
）四）の和をＣＲ＠にセットする動作を示し、＠１１は
アドレス加算器映によってＯＡＲ（Ｚ）に）が更新され
る動作を示し、−はＣＲ（Ｚ）瞬）がＦＲ６３を経て記
憶装置（至）のＯＡＲ（Ｚ）ｔｍで指定されるアドレス
位置へ格納される動作を示す。またｔ＠はレジスタ面の
内容の更新を示す。なおＯＡＨ扉さ）μｓ）、ＯＡＲ（
Ｙ）　（ｍ、ＯＡＲ（Ｚ）■は比較器−により　ＸＬＬ
Ｏ−ＸＬＨＩ　、　ＹＬＬＯ−ＹＬＨＩ　、　ＺＬＬＯ
−ＺＬＨＩの範囲内にあることが検査されておりもしこ
の範囲から出ると比較器−からエラー信号を出力する。

すなわち、第２図の装置では演算器端内では第３図−の
動作だけが行われ、其他の動作はループ加算器側、アド
レス加算器−１比較器−等で行われるので配列演算処理
を高速度で実行することができる。

以上のようにこの発明によれば、配列の添字（すなわち
第１図レジスタ（５）の内容Ｉ）計算、各ＯＡＨの内容
の更新、各ＯＡＨの内容の上下限チェック、更新したＯ
ＡＨによる配列要素の読出しが演算器軸における演算実
行時間（第３図−参照）に吸収され、配列演算処理の高
速化を達成することができる。

、′、

【図面の簡単な説明】 第１図はこの発−の装置により実行する配夕ＩＪ？１ｍ
算命令の一例を示すフォーマット図、第２−はこの発明
の一実施例を示すブロック図、２３図は第２図の動作を
示すタイミング図である。 ｎη・・・く９返し制御レジスタ、ａ・・・・ループ加
算器、■、四、Ｉ’ｌｌ　・・・それぞれＸＩＮＣ，Ｙ
ＩＮＣ，ＺＩＮＣヲ保持するレジスタ、−・・・アドレ
ス加算器、詞、−１（支））・・・それぞれＯＡＲ，ｏ
ｌｎ・・・記憶装置、（ロ）、−・・・それぞれＯＢＲ
，２１Ｎ・・・演算器、−・・・比較器。 代理人　　葛　野　！　− 第１Ｆｌ！Ｊ

Claims (1)

1. 【特許請求の範囲】 配列演算処理を行う場合の演算処理のくり返し数を保持
   し、１回の演算処理の終了ごとに数値ｌが加算され、保
   持する数値が上記配列演算処理によって指定されるく９
   返し数に達したとき当該配列演算処理を終了する信号を
   出力した後保持する数値をリセットするくり返し制御レ
   ジスタと、上記配列演算処理に必要なオペランドのそれ
   ぞれのオペランドアドレスを保持する各オペランドアド
   レスレジスタと、 この各オペランドアドレスレジスタに上記配列演算処理
   によって指定されるそれぞれの初期値を設定する手段と
   、 上記各オペランドアドレスレジスタに上記〈９返し制御
   レジスタの保持する数値が１だけ変化するごとに上記配
   列演算処理によって指定されるそれぞれの増分値を加算
   する手段と、 上記オペランドアドレスレジスタの示すアドレスにより
   記憶装置から読出したオペランドに対し上記配列演算処
   理によって指定される処理を施しそ６処理結果を上記オ
   ペランドアドレスレジスタの示すアドレスにより記憶装
   置へ書込む手段とを備えたデータ処理装置。