JPS58151721A - トランジスタ駆動回路 - Google Patents
トランジスタ駆動回路Info
- Publication number
- JPS58151721A JPS58151721A JP57034962A JP3496282A JPS58151721A JP S58151721 A JPS58151721 A JP S58151721A JP 57034962 A JP57034962 A JP 57034962A JP 3496282 A JP3496282 A JP 3496282A JP S58151721 A JPS58151721 A JP S58151721A
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- JP
- Japan
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- current
- winding
- circuit
- transistor
- reset
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はトランジスタ駆動回路、特に主回路とこれを制
御する制御回路とを電気的に絶縁し得る絶縁形のトラン
ジスタ駆動回路であって、例えばインバータやチョッパ
等の電力変換装置に適用して好適なトランジスタ駆動回
路に関するものである。
御する制御回路とを電気的に絶縁し得る絶縁形のトラン
ジスタ駆動回路であって、例えばインバータやチョッパ
等の電力変換装置に適用して好適なトランジスタ駆動回
路に関するものである。
この種トランジスタ駆動回路として従来第１図に示すパ
ルストランスを使用した回路が広く知られている。即ち
ｌＯは被駆動制御される電力制御用トランジスタ、１２
はベース電流制限抵抗、１４はパルストランスであって
、パルストランス１４の一次側に制御電流を供給するこ
とによってトランジスタｌＯがオン／オフ制御される。
ルストランスを使用した回路が広く知られている。即ち
ｌＯは被駆動制御される電力制御用トランジスタ、１２
はベース電流制限抵抗、１４はパルストランスであって
、パルストランス１４の一次側に制御電流を供給するこ
とによってトランジスタｌＯがオン／オフ制御される。
このように電力変換装置に用いるトランジスタはスイッ
チング動作で使用することが多く、トランジスタがオン
時のコレクタ直流損失が問題となシ、従ってペース電流
を充分供給し、トランジスタを飽和領域で作動させるこ
とが必要である。このためパルストランス１４や電流制
限抵抗１２は電源変動があっても充分なペース電流を確
保できるようにそれらの定数が決定される。従って最少
必要電流が規制され、これ以下の電流による駆動ができ
ず、不必要に過大な駆動電力を必要とする欠点を有して
いた。
チング動作で使用することが多く、トランジスタがオン
時のコレクタ直流損失が問題となシ、従ってペース電流
を充分供給し、トランジスタを飽和領域で作動させるこ
とが必要である。このためパルストランス１４や電流制
限抵抗１２は電源変動があっても充分なペース電流を確
保できるようにそれらの定数が決定される。従って最少
必要電流が規制され、これ以下の電流による駆動ができ
ず、不必要に過大な駆動電力を必要とする欠点を有して
いた。
本発Ｆ！Ａは前述した従来の課題に鑑み為されたもので
あシ、その目的は被駆動トランジスタの通電損失を軽減
すると共に制御電力の軽減を計ることによって従来回路
の欠点を解消し得るトランジスタ駆動回路を提供するこ
とにある。
あシ、その目的は被駆動トランジスタの通電損失を軽減
すると共に制御電力の軽減を計ることによって従来回路
の欠点を解消し得るトランジスタ駆動回路を提供するこ
とにある。
上記目的を達成するために、本発明は、被駆動トランジ
スタの主電流が供給される検出用巻線及び当該被駆動ト
ランジスタを駆動する駆動用巻線とこれらと対をなすリ
セット用巻線及び短絡用巻線とを有する変流器と、上記
短絡用巻線を短絡開−すると共に上記リセット巻線に上
記変流器の磁束をリセットするリセット電流を供給する
制御用スイッチ手段とからなることを特徴とする。
スタの主電流が供給される検出用巻線及び当該被駆動ト
ランジスタを駆動する駆動用巻線とこれらと対をなすリ
セット用巻線及び短絡用巻線とを有する変流器と、上記
短絡用巻線を短絡開−すると共に上記リセット巻線に上
記変流器の磁束をリセットするリセット電流を供給する
制御用スイッチ手段とからなることを特徴とする。
以下、図面に基づいて本発明の好適な実施例を説明する
。
。
第２図において、１６は電力制御部、１８′けトランジ
スタ制御部であって、これらが変流器２゜によって電気
的に絶縁されて接続されている。
スタ制御部であって、これらが変流器２゜によって電気
的に絶縁されて接続されている。
変流器２０はその一次側にリセット用巻線島及び短絡用
巻線Ｎａ＋が、二次側に主電流検出用巻線Ｎ。
巻線Ｎａ＋が、二次側に主電流検出用巻線Ｎ。
及び駆動用巻線Ｎ、が夫々図示の極性で巻装されたコア
を有する。
を有する。
電力制御部１６は、電力制御用トランジスタ１０のベー
スエミッタ間に変流器２ｏの駆動用巻線へが接続され、
コレクタ・工汁ツタ關に変流器２゜の検出用巻線にい負
荷２２及び直流電源２４が直列に介挿された構成を有す
る。
スエミッタ間に変流器２ｏの駆動用巻線へが接続され、
コレクタ・工汁ツタ關に変流器２゜の検出用巻線にい負
荷２２及び直流電源２４が直列に介挿された構成を有す
る。
トランジスタ制御部１８は、コレクタ・エミッタ間に変
流器２ｏの短絡用巻線Ｎ−が接続され且つベースにベー
ス抵抗２６を介して制御信号入力端子２８が接続された
短絡制御用スイッチ素子としてのトランジスタ３ｏと、
コレクタ・エミッタ間に変流器２０のリセット用巻線ｈ
１ リセット抵抗３２及び直流電、源３４が直列に接続
され且つベースにベース抵抗３６を介して入力端子２８
が接続サレタリセット制御用スイッチ素子としてのトラ
ンジスタ３８とを有し、直流電源３４の負極性側がトラ
ンジスタ３ｏのエミッタに接続されている。
流器２ｏの短絡用巻線Ｎ−が接続され且つベースにベー
ス抵抗２６を介して制御信号入力端子２８が接続された
短絡制御用スイッチ素子としてのトランジスタ３ｏと、
コレクタ・エミッタ間に変流器２０のリセット用巻線ｈ
１ リセット抵抗３２及び直流電、源３４が直列に接続
され且つベースにベース抵抗３６を介して入力端子２８
が接続サレタリセット制御用スイッチ素子としてのトラ
ンジスタ３８とを有し、直流電源３４の負極性側がトラ
ンジスタ３ｏのエミッタに接続されている。
以上が本発明の一例構成であるが、次にその動作を第３
図を伴って説明する。
図を伴って説明する。
今、制御信号入力端子２８に高レベルの制御信号が供給
されているものとすると、トランジスタ３０．３８が共
にオン状態であり、従って変流器２０のリセット用巻線
ＮＩＩに第３図ムに示す如くリセット電流ニスが供給さ
れ、このため変流器２ｏのコアの磁束φは第３図Ｆに示
す如く負の飽和状態にあす、トランジスタ１ｏはオフ状
態にある。
されているものとすると、トランジスタ３０．３８が共
にオン状態であり、従って変流器２０のリセット用巻線
ＮＩＩに第３図ムに示す如くリセット電流ニスが供給さ
れ、このため変流器２ｏのコアの磁束φは第３図Ｆに示
す如く負の飽和状態にあす、トランジスタ１ｏはオフ状
態にある。
この状態から時点１．で入力端子２８に供給される制御
信号を低レベルとして急激にトランジスタ３０．３８を
オフ状態とすると、リセット用巻線馳の自己インダクタ
ンスにより高電圧を発生しようとするが、駆動用巻ｌｉ
！’＝がトランジスタ１０のベース・エミッタ間に接続
されているのでトランジスタ１０に第３図Ｃに示す如く
ペース電流Ｉｈを供給し始めトランジスタ１ｏがオンと
なル、このため巻線電圧ｖ （ＶＲＸＶａ、 ＶＣ：Ｓ
ＶＢ ） ｄ第３図Ｅに示す如くトランジスタ１０の
ベース拳エミッタ関電圧と各巻線間の巻数比に比例した
電圧に抑制される。
信号を低レベルとして急激にトランジスタ３０．３８を
オフ状態とすると、リセット用巻線馳の自己インダクタ
ンスにより高電圧を発生しようとするが、駆動用巻ｌｉ
！’＝がトランジスタ１０のベース・エミッタ間に接続
されているのでトランジスタ１０に第３図Ｃに示す如く
ペース電流Ｉｈを供給し始めトランジスタ１ｏがオンと
なル、このため巻線電圧ｖ （ＶＲＸＶａ、 ＶＣ：Ｓ
ＶＢ ） ｄ第３図Ｅに示す如くトランジスタ１０の
ベース拳エミッタ関電圧と各巻線間の巻数比に比例した
電圧に抑制される。
トランジスタ１００オンによって負荷２２に直流電源２
４からの電流が供給される。この負荷２２に流れる電流
は検出用巻線町に流れる主電流ＩＣと変流器２０の正帰
還作用によって駆動用巻線Ｎ、に電流ＩＣに比例した電
流工１が得られ、以後トランジク スタｌＯの制御部≠は電源２４から負荷電流に比例した
ベース電流として供給され、トランジスタｌＯの飽和域
での駆動ウマ過大なベース電流による損失を生じること
なく行なうことができる。この状態が制御用トランジス
タ３Ｇ、３ｇがオンとなるまで継続される。
４からの電流が供給される。この負荷２２に流れる電流
は検出用巻線町に流れる主電流ＩＣと変流器２０の正帰
還作用によって駆動用巻線Ｎ、に電流ＩＣに比例した電
流工１が得られ、以後トランジク スタｌＯの制御部≠は電源２４から負荷電流に比例した
ベース電流として供給され、トランジスタｌＯの飽和域
での駆動ウマ過大なベース電流による損失を生じること
なく行なうことができる。この状態が制御用トランジス
タ３Ｇ、３ｇがオンとなるまで継続される。
時点ｔ、で入力端子２８に高レベルの制御信号を供給す
ると、制御用トランジスタ３０，３ｇがオンとなシ、こ
のため短絡層巻４ＩＭｔｘが短絡されると共にリセット
用巻線ＮＲがリセット抵抗３２を介して逆バイアスされ
る。
ると、制御用トランジスタ３０，３ｇがオンとなシ、こ
のため短絡層巻４ＩＭｔｘが短絡されると共にリセット
用巻線ＮＲがリセット抵抗３２を介して逆バイアスされ
る。
短絡用巻線Ｎ１１の短絡によって駆動用巻１ＩＩＮｆに
供給されているベース電流工ｍｉｄ連断されトランジス
タ１０がオフ状態に向い、この間電源２４から供給され
る負荷電流と等しい電流工ＣＦｉ第３図Ｂに示す如く短
絡用巻線Ｈａにほとんど流れ、時点ｔ、でトランジスタ
ｌＯがオフとなると負荷２２への給電路が連断され、負
荷電流従って検出用巻線Ｎ、に流れる主電流Ｉｃが零と
なる。
供給されているベース電流工ｍｉｄ連断されトランジス
タ１０がオフ状態に向い、この間電源２４から供給され
る負荷電流と等しい電流工ＣＦｉ第３図Ｂに示す如く短
絡用巻線Ｈａにほとんど流れ、時点ｔ、でトランジスタ
ｌＯがオフとなると負荷２２への給電路が連断され、負
荷電流従って検出用巻線Ｎ、に流れる主電流Ｉｃが零と
なる。
又この間におけるリセット層巻＠ ＮＲに供給される電
流ＩＲは、検出用巻＃Ｎｌに流れる主電流Ｉｃによって
相殺されている。従って電流ＩＣが零となる時点ｔ、で
始めてリセット用巻線ＮＲにリセット電流工員が流れ、
コアの磁束が除々に負の飽和状態に向い時点ｔ４でリセ
ットが完了する。
流ＩＲは、検出用巻＃Ｎｌに流れる主電流Ｉｃによって
相殺されている。従って電流ＩＣが零となる時点ｔ、で
始めてリセット用巻線ＮＲにリセット電流工員が流れ、
コアの磁束が除々に負の飽和状態に向い時点ｔ４でリセ
ットが完了する。
以後＃Ｊ紀と同様に制御用トランジスタ３０，３８をオ
フｅオンさせることによりトランジスタ１０をオン・オ
フ制御できる。
フｅオンさせることによりトランジスタ１０をオン・オ
フ制御できる。
なお、トランジスタ制御部１８は第４図に示す如く、第
２図における制御用トランジスタ３０゜３８を１つのト
ランジスタ４０で豊川し、これに応じてリセット時の発
振防止用に短絡用巻＃Ｎｌにダイオード４２を介挿する
ようにしても同様の作用が得られる。
２図における制御用トランジスタ３０゜３８を１つのト
ランジスタ４０で豊川し、これに応じてリセット時の発
振防止用に短絡用巻＃Ｎｌにダイオード４２を介挿する
ようにしても同様の作用が得られる。
又第５図に示す如く、リセット用巻線ＮＲと短絡用巻線
Ｎ８とを同巻きとし、短絡用巻線Ｎｌ中にリセット用巻
線りを含めた構成とし、且つ第４図と同様に短絡用巻＃
Ｎ”に発振防止用ダイオード４２を介挿するようにして
も良く、これによって回路構成をより簡略化し得る。
Ｎ８とを同巻きとし、短絡用巻線Ｎｌ中にリセット用巻
線りを含めた構成とし、且つ第４図と同様に短絡用巻＃
Ｎ”に発振防止用ダイオード４２を介挿するようにして
も良く、これによって回路構成をより簡略化し得る。
次に本発明をインバータ回路に適用した場合の実施例を
第６図について説明する。
第６図について説明する。
本例においては、第２図において、負荷２２がインピー
ダンス及びインダクタンス成分を含むものとし、この負
荷２２と直列に又は並列に共振用コンデンサ４４を介挿
し直列又は並列共振回路を形成した構成を有し、トラン
ジスタ１０を制御することによって負荷２２に高周波交
流供給することができる。この場合第２図の回路に代え
て第４図及びＪ［５図の回路を適用し得ること勿論であ
る。
ダンス及びインダクタンス成分を含むものとし、この負
荷２２と直列に又は並列に共振用コンデンサ４４を介挿
し直列又は並列共振回路を形成した構成を有し、トラン
ジスタ１０を制御することによって負荷２２に高周波交
流供給することができる。この場合第２図の回路に代え
て第４図及びＪ［５図の回路を適用し得ること勿論であ
る。
又第７図は本発明回路を２組使用してインノ（−夕回路
を構成した場合の実施例であって、電源２４に第４図に
示す回路の２組のトランジスタｌＯが直列に接続され、
それらの接続中点及び電源２４の負極性側間に共振用コ
ンデンサ４６とインピーダンス及びインダクタンス成分
を有する負荷２２との直列回路が介挿された構成を有し
、２組のトランジスタ１０を交互にオン・オフ制御する
ことにより高周波電流を負荷２２に供給することができ
る。この場合はトランジスタｌＯの逆方向電流は駆動用
巻線Ｎ、を介してベース拳コレクタを通じて流れること
となり、従来インバータに必要とする逆並列ダイオード
を省略できる利点がある。本例において第２図及び第５
図の回路を適用しても良いこと勿論である。
を構成した場合の実施例であって、電源２４に第４図に
示す回路の２組のトランジスタｌＯが直列に接続され、
それらの接続中点及び電源２４の負極性側間に共振用コ
ンデンサ４６とインピーダンス及びインダクタンス成分
を有する負荷２２との直列回路が介挿された構成を有し
、２組のトランジスタ１０を交互にオン・オフ制御する
ことにより高周波電流を負荷２２に供給することができ
る。この場合はトランジスタｌＯの逆方向電流は駆動用
巻線Ｎ、を介してベース拳コレクタを通じて流れること
となり、従来インバータに必要とする逆並列ダイオード
を省略できる利点がある。本例において第２図及び第５
図の回路を適用しても良いこと勿論である。
以上のように本発明によれば、被駆動トランジスタに変
流器を通じて主電流に比例したベース電流を供給するの
で、過大なベース電流を供給することがなく、効率的な
ベース駆動を行なうことができ、しかも制御部と被駆動
トランジスタとを電気的に絶縁された制御信号で制御す
ることができると共に、被駆動トランジスタのベース駆
動に要する電力が当該トランジスタを介挿した回路から
供給され、制御部では単にスイッチ手段のオン・オフ制
御のみで良いので、制御部の電源容量を軽減し得る等の
優れた効果を有する。
流器を通じて主電流に比例したベース電流を供給するの
で、過大なベース電流を供給することがなく、効率的な
ベース駆動を行なうことができ、しかも制御部と被駆動
トランジスタとを電気的に絶縁された制御信号で制御す
ることができると共に、被駆動トランジスタのベース駆
動に要する電力が当該トランジスタを介挿した回路から
供給され、制御部では単にスイッチ手段のオン・オフ制
御のみで良いので、制御部の電源容量を軽減し得る等の
優れた効果を有する。
＠１図は従来のトランジスタ駆動回路を示す回路図、第
２図は本発明のトランジスタ駆動回路の一例を示す回路
図、第３図はその動作の説明に供する各部の波形図、第
４図及び第５図は夫々本発明の他の例を示す回路図、第
６図及び第７図は夫夫本発明をインバータ回路に適用し
た場合の実施例を示す回路図である。各図中同一部材に
は同一符号を付し、１０は被駆動トランジスタ、１４ｉ
は電力制御部、１８はトランジスタ制御部、２０は変流
器、Ｎ、Ｆｉ検出用巻線、Ｎ、Ｆｉ駆動用巻線、ＮＲは
リセット用巻線、ＭａＶｉ短絡用巻線、３０．３８．４
４ｉ；ｉ制御用トランジスタで６．６゜代理人 弁理
士 葛 野 信 − 第３図 ↑１ ↑２ ｔ＋ｓ↑４ 第５図 、５ｏ０ 手続補正書（自発） 昭和５７年６ 月 ７日 特許庁長官殿 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明、図面の簡単な説明の欄。 以十
２図は本発明のトランジスタ駆動回路の一例を示す回路
図、第３図はその動作の説明に供する各部の波形図、第
４図及び第５図は夫々本発明の他の例を示す回路図、第
６図及び第７図は夫夫本発明をインバータ回路に適用し
た場合の実施例を示す回路図である。各図中同一部材に
は同一符号を付し、１０は被駆動トランジスタ、１４ｉ
は電力制御部、１８はトランジスタ制御部、２０は変流
器、Ｎ、Ｆｉ検出用巻線、Ｎ、Ｆｉ駆動用巻線、ＮＲは
リセット用巻線、ＭａＶｉ短絡用巻線、３０．３８．４
４ｉ；ｉ制御用トランジスタで６．６゜代理人 弁理
士 葛 野 信 − 第３図 ↑１ ↑２ ｔ＋ｓ↑４ 第５図 、５ｏ０ 手続補正書（自発） 昭和５７年６ 月 ７日 特許庁長官殿 ３、補正をする者 代表者片山仁へ部 ５、補正の対象 明細書の発明の詳細な説明、図面の簡単な説明の欄。 以十
Claims (1)
- 【特許請求の範囲】 ＋１１ 被駆動トランジスタの主電流が供給される検
出用巻線及び当該被駆動トランジスタを駆動する駆動用
巻線とこれらと対をなすリセット用巻線及び短絡用巻線
とを有する変流器と、上記短絡用巻線を短絡制御すると
共に上記リセット用巻線に上記変流器の磁束をリセット
するリセット電流を供給する制御用スイッチ手段とから
なることを特徴とするトランジスタ駆動回路。 （２、特許請求の範囲第１項記載の回路において、制御
用スイッチ手段が短絡用巻線を短絡制御する短絡用スイ
ッチ素子と、リセット用巻線にリセット抵抗を介して供
給されるリセット電流を制御し且つ上記短絡用スイッチ
素子と同期してオン／オフ制御されるスイッチ素子とで
構成されているトランジスタ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57034962A JPS58151721A (ja) | 1982-03-05 | 1982-03-05 | トランジスタ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57034962A JPS58151721A (ja) | 1982-03-05 | 1982-03-05 | トランジスタ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58151721A true JPS58151721A (ja) | 1983-09-09 |
Family
ID=12428766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57034962A Pending JPS58151721A (ja) | 1982-03-05 | 1982-03-05 | トランジスタ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58151721A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104641U (ja) * | 1984-12-12 | 1986-07-03 | ||
| JPH02177719A (ja) * | 1988-12-28 | 1990-07-10 | Nippon Telegr & Teleph Corp <Ntt> | トランス結合駆動回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224454A (en) * | 1975-08-20 | 1977-02-23 | Origin Electric Co Ltd | Driving circuit of semiconductor switch element |
| JPS5235969A (en) * | 1975-09-16 | 1977-03-18 | Origin Electric Co Ltd | Switching circuit |
-
1982
- 1982-03-05 JP JP57034962A patent/JPS58151721A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224454A (en) * | 1975-08-20 | 1977-02-23 | Origin Electric Co Ltd | Driving circuit of semiconductor switch element |
| JPS5235969A (en) * | 1975-09-16 | 1977-03-18 | Origin Electric Co Ltd | Switching circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104641U (ja) * | 1984-12-12 | 1986-07-03 | ||
| JPH02177719A (ja) * | 1988-12-28 | 1990-07-10 | Nippon Telegr & Teleph Corp <Ntt> | トランス結合駆動回路 |
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