JPS58142576A - Dual gate mos-fet - Google Patents
Dual gate mos-fetInfo
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- JPS58142576A JPS58142576A JP2440282A JP2440282A JPS58142576A JP S58142576 A JPS58142576 A JP S58142576A JP 2440282 A JP2440282 A JP 2440282A JP 2440282 A JP2440282 A JP 2440282A JP S58142576 A JPS58142576 A JP S58142576A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
Description
【発明の詳細な説明】
本発明はＡ１１ｌ波用のデエアルゲー）ＭＯＳ−ν１テ
（Ｍｅｔａｌ ＯｘｌＬｓｓｓｍｔｃｏｎａｕｏｔｏｒ
形電界効米トランジヌタ）Ｋ関する。DETAILED DESCRIPTION OF THE INVENTION The present invention is a metal oxide MOS-ν1 TE (Metal OxlLsssmtconautor) for A11l waves.
Concerning field effect (transinuta) K.
敏−の超小ＩＩＩのレジンパッケージに麹人されたデエ
アルゲー）ＭＯＳ−１１？（４１１１ＭＯ！１−ＦＩＩ
Ｔ ）として％ｊｌＥｉ図に示すように１プロエレクト
ロン標準外形（ｇｏｔ−１４２１）か知られている。こ
のＭＯＳ−ＦＩＴは、ソースリード１の内端−ｍＫ矩形
のチップ取付ｖｉＢ２を有し、このチップ取付ｌＩＺ上
にチップ３に固定した構造となっている。マタ、ソース
リードｌと平行にドレインリード４が配設され、その内
ｍｅ−チツプ付ｍＷの周辺に臨ませている。さらに、ソ
ースリード！およびドレインリード４に対面させて２本
のゲートリード５１配般している。２本のゲートリード
５０内端もドレインリード４と同様にその内端【チップ
取付部２０周辺に臨ませている。そして、各リードの内
端とこれに対応するチップ３の各電極（図示せず）とｔ
導ｉ１６で接続するとともに、各リードの内端部、チッ
プ３．ワイヤ６【数■の大ＩＩさのレジンパッケージ７
で豪っている。MOS-11? (4111MO!1-FII
T ) as %jlEi is known as 1 proelectron standard outline (got-1421) as shown in the diagram. This MOS-FIT has a rectangular chip attachment viB2 at the inner end of the source lead 1 -mK, and is fixed to the chip 3 on this chip attachment lIZ. A drain lead 4 is arranged parallel to the source lead 1, and is exposed to the periphery of the me-chip mW. Plus, source leads! Two gate leads 51 are disposed facing the drain lead 4. Similarly to the drain lead 4, the inner ends of the two gate leads 50 are also exposed to the periphery of the chip mounting portion 20. Then, the inner end of each lead and each electrode (not shown) of the chip 3 corresponding thereto and t
The inner end of each lead, chip 3. Wire 6 [Number of large size resin package 7]
It's luxurious.
しかし、この構造のＭＯＳ−１１Ｔは低周波で使用する
場合には特に支障はないか、ＵＢＩＦ以上の高周波で使
用する場合には、レジンパッケージを形作るレジンが誘
電体として働くためゲート−ドレイン間のケース容量に
よって出力−から入力−への帰積量が大ｌ〈な）、特性
の安定性か悪くなるおそれかめる。However, when using MOS-11T with this structure at low frequencies, there is no problem in particular, and when using at high frequencies higher than UBIF, the resin that forms the resin package acts as a dielectric, so there is no problem between the gate and drain. Due to the case capacitance, the amount of feedback from the output to the input is large, and the stability of the characteristics may deteriorate.
したがって、本発明の目的はケース容量か小さく、出力
−から入力貴への帰曹量の小さい高局波菅用に適するデ
エアルゲートＭＯａｔ−ＦＩＴｌｉｌ供することＫＴｏ
る。Therefore, an object of the present invention is to provide a deal gate MOat-FITliil suitable for high-frequency wave channels with a small case capacity and a small amount of return from the output to the input.
Ru.
このような目的を達成するために本発明は、チップを固
定するチップ取付部と、このチップ取付部から延在する
ソースリードと、前記チップ取付部の周辺に内端ｔ＊出
させる２本のゲートリードおよび１本のドレインリード
と、各リードの内端とこれに対応するチップの電極とｔ
それぞれ繋ぐ導−と、各リードの内ｍｔ含み、チップ・
導ａｉｔ−豪うレジンパッケージとからなるデュアルゲ
ートＭＯａ−ＦＩＴにおいて、前記チップ取付部には相
互に隣徴するゲートおよびソースのリードの内端間に延
在するシールド片部分が設けられてなるものであって、
以下１１１ＩＩＡｉＰＩｌによ）本発Ｉ！Ｉｉｔ貌明す
る。In order to achieve such an object, the present invention provides a chip attaching part for fixing a chip, a source lead extending from the chip attaching part, and two wires whose inner ends t* extend around the chip attaching part. A gate lead and one drain lead, and the inner end of each lead and the corresponding electrode of the chip.
The leads to be connected, each lead includes mt, and the chip.
In a dual-gate MOa-FIT comprising a conductor and a strong resin package, the chip mounting portion is provided with a shield piece portion extending between inner ends of mutually adjacent gate and source leads. There it is,
The following is from 111IIAiPIl) This issue I! It's clear.
第２図は本発明の一実施例による高周波用のデ具アルゲ
ー）ＭＯ８−ＦＩＴｔ示す平面図である。FIG. 2 is a plan view showing a high frequency device MO8-FITt according to an embodiment of the present invention.
同図に示すように、このデ＾アルゲー）ＭＯｌｉｌ−Ｉ
ＦＩＴは数謹の大きさのレジンパッケージ７の中央に矩
形のチップ取付ＩＳ２か配設されている。このチップ取
付部２の一端からは太いソースリード！（ソース；Ｓ）
か延在している。このソースリードｌＦｉレジンパッケ
ージ７の外に突出している。As shown in the same figure, this de^alge) MOLil-I
In the FIT, a rectangular chip mounting IS2 is arranged in the center of a resin package 7 of several sizes. There is a thick source lead from one end of this chip mounting part 2! (Source; S)
Or extended. This source lead protrudes outside the IFi resin package 7.
′ｔた、こ゛のソースリードｌと平行に延在してドレイ
ンリード４（ドレイン；Ｄ）か配設されている。In addition, a drain lead 4 (drain; D) is provided extending parallel to the source lead 1.
ドレインリード４の内端はソースリード１か延在するチ
ップ取付ｓｓ分の反対縁に臨み、内端はレジンパッケー
ジ７内に入り、外端はレジンパッケージ７外に突出して
いる。壕ｔ１ ソース・ドレインリード１，４の延長上
にはゲー）１（Ｇｔ）。The inner end of the drain lead 4 faces the opposite edge of the extended chip attachment ss of the source lead 1, the inner end enters the resin package 7, and the outer end projects outside the resin package 7. Trench t1 On the extension of source/drain leads 1 and 4 is Gt1 (Gt).
ゲート２（Ｇｌ）となる２本のゲートリード５か配設さ
れ、内端をレジンパッケージ７内のチップ取付部２の鳩
辺に延在させ、外端ｔレジンパッケージ７外に延在させ
ている。また、各リードの内端は導１ＩＩ６′ＩＩＩ！
：介してチップ取付部２上に固定したチップ３の各電１
ｉ（図示せず）ＫＩＩｋ続されている。Two gate leads 5 serving as the gate 2 (Gl) are arranged, with the inner end extending to the dovetail of the chip mounting portion 2 inside the resin package 7, and the outer end extending outside the resin package 7. There is. Also, the inner end of each lead is conductor 1II6'III!
:Each electric wire 1 of the chip 3 fixed on the chip mounting part 2 through
i (not shown) is connected to KIIk.
さらに１チツプ取付部２０周縁からは２本のシールド片
部分８か突出し、相互に隣シ合うＧ、ｌＧ。Furthermore, two shield pieces 8 protrude from the periphery of the 1-chip mounting portion 20, and are adjacent to each other, G and 1G.
からなる２本のゲートリード５０内端部関およびＧｌの
ゲートリード５とドレインリード番の内端部間にそれぞ
れ延在している。なお、ゲート１１−ド５およびドレイ
ンリード番はソースリード１よりも細くなシ、各リード
の識別かできるように配慮されている。１７ｔ、各リー
ドはデュアルゲートＭｏ１−ＰＩＩＴの段階では枠部を
介して一体となっていて、薄い金属板からなるリードフ
レームとなっている。The two gate leads 50 each extend between the inner ends of the gate leads 5 and the drain leads of Gl. Note that the gate 11-domain 5 and drain lead number are thinner than the source lead 1, so that each lead can be identified. 17t, each lead is integrated through a frame portion at the stage of dual gate Mo1-PIIT, forming a lead frame made of a thin metal plate.
このような実施ｆＩＩＶｃよれば、２本のゲートリード
Ｓｖ内端藝関および１本のゲートリードＳとドレインリ
ード４の内ｍｓ間等相互に隣接する間には、ンーヌＩＩ
勉となって電位が零となるチップ取付部２かも突出する
シールド片部分８か介在していることから、シールドか
行なえケース容量の低下【ｖ！ＩＡることかでｌる。こ
の結末、ケース（レジンパッケージ）を介する出力−か
ら入力−への帰環童を少なくすることかできるため、た
とえば２００ＭＨｇｔ−越え、９００ＭＨｓａｌｊｆＫ
達する高周波域での使用においても、特性は安定する。According to such implementation fIIVc, between the two gate leads Sv inner end and one gate lead S and the drain lead 4, between adjacent ones, etc.
Since there is also a protruding shield piece part 8 intervening in the chip mounting part 2 where the potential becomes zero due to the electric potential, the case capacitance decreases due to shielding. It's about IA. As a result, it is possible to reduce the number of return cycles from the output to the input via the case (resin package), so for example over 200MHgt, 900MHsaljfK
The characteristics remain stable even when used in high frequency ranges.
なお、本発明は前記実施的に限定されない。また、本発
明はチップとしてはＧａＡａ Ｆ ＩＣ？であってもよ
い。Note that the present invention is not limited to the above-mentioned implementation. Moreover, the present invention uses GaAa F IC as a chip. It may be.
以上のよう罠、本発明によれば、帰壌量か小さく特性の
安定したデュアルゲートＭｏｓ−ＦＩＴｋｍ供すること
かできる。As described above, according to the present invention, it is possible to provide a dual gate Mos-FITkm with a small return amount and stable characteristics.
第１図は従来？Ｉｌ￥ｒ、ｆ８２図は本発明ガｔそれぞ
れ示すデュアルゲートＭｏＳ−１ＥＴの平面図である。
ｌ・・・ソースリード、２・・・チップ取付部、３・・
・チップ、４・・・ドレインリード、５・・・ゲートリ
ード、６・・・＄１１！、７・・・レジンパッケージ、
８・・・シールド片部分。
代理人 ＊ｍ士 薄 １）利 辛η鍼Is Figure 1 conventional? Figures Il\r and f82 are plan views of the dual gate MoS-1ET shown in the present invention, respectively. l...Source lead, 2...Chip mounting part, 3...
・Chip, 4...Drain lead, 5...Gate lead, 6...$11! , 7...resin package,
8... Shield piece part. Agent *M Shi Bo 1) Li Xin η Acupuncture
Claims (1)
取付部から延在するソースリードと、前記チップ取付部
の周辺に内＊に９！出させる２本のゲートリードおよび
１本のドレインリードと、各リードの内端とこれに対応
するチップの電−とｔ＋れぞれ繋ぐ導麿と、各リードの
内端【含み、チップ。 導瞭を豪うレジンパッケージとからなるデエアルゲー）
ＭＯＳ−ＦＩＴにおいて、ｌｌ１ｌｒ配チツプ権付１１
には相互に隣接するゲートおよびソースの１７−ドの内
端間に延在するシールド片部分か設けられていることｔ
Ｗ黴とするデエアルゲー）ＭＯｌｉｉ−Ｐｌテ。[Claims] 1. +A chip attachment portion fixed to the prong, a source lead extending from the chip attachment portion, and a 9! Two gate leads and one drain lead, a conductive wire connecting the inner end of each lead to the corresponding chip's voltage and t+, and the inner end of each lead (including the chip). A game consisting of a highly transparent resin package)
In MOS-FIT, 11 with ll1lr chip distribution rights
A shield piece portion extending between the inner ends of the mutually adjacent gate and source nodes is provided.
W mold and air game) MOlii-Plte.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2440282A JPS58142576A (en) | 1982-02-19 | 1982-02-19 | Dual gate mos-fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2440282A JPS58142576A (en) | 1982-02-19 | 1982-02-19 | Dual gate mos-fet |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58142576A true JPS58142576A (en) | 1983-08-24 |
Family
ID=12137165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2440282A Pending JPS58142576A (en) | 1982-02-19 | 1982-02-19 | Dual gate mos-fet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58142576A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0439656B1 (en) * | 1990-01-31 | 2001-05-16 | Infineon Technologies AG | Chip support for a microwave semiconductor device |
-
1982
- 1982-02-19 JP JP2440282A patent/JPS58142576A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0439656B1 (en) * | 1990-01-31 | 2001-05-16 | Infineon Technologies AG | Chip support for a microwave semiconductor device |
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