JPS58129809A - 低電力化回路 - Google Patents
低電力化回路Info
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- JPS58129809A JPS58129809A JP23147882A JP23147882A JPS58129809A JP S58129809 A JPS58129809 A JP S58129809A JP 23147882 A JP23147882 A JP 23147882A JP 23147882 A JP23147882 A JP 23147882A JP S58129809 A JPS58129809 A JP S58129809A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/30—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator
- H03B5/32—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator
- H03B5/36—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device
- H03B5/364—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element being electromechanical resonator being a piezoelectric resonator active element in amplifier being semiconductor device the amplifier comprising field effect transistors
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ＣＭＯＳと略す）で構成した回路に関するものでその目
的は回路の消費する電力を低減させることにある。
的は回路の消費する電力を低減させることにある。
以下図面に基づいて詳細に説明すると、第１図は従来の
ＣＭＯＳ発振回路である。ＣＭＯＳインバータ１の入力
端と出力端を帰還抵抗２で接続し、該出力端は出力抵抗
６を介して振動子乙の一方の端子及び出力容量５の一方
の端子に接続する。振動子乙の残る一方の端子はインバ
ータ１０入カ端に接続すると共に入力容量４を介して接
地される。
ＣＭＯＳ発振回路である。ＣＭＯＳインバータ１の入力
端と出力端を帰還抵抗２で接続し、該出力端は出力抵抗
６を介して振動子乙の一方の端子及び出力容量５の一方
の端子に接続する。振動子乙の残る一方の端子はインバ
ータ１０入カ端に接続すると共に入力容量４を介して接
地される。
出力容量５の残る一方の端子は接地される。
第２図は第１図に於けるインバータ１の伝導特性で、点
Ｐは帰還抵抗によるバイアス電位を表わす。発振状態で
は該点Ｐを中心に入力電位が変化するが、点Ｐ付近では
図に破線で示した様な貫通電流が流れるため発振器の消
費する電力は極めて大きい。この貫通電流を低下させる
には、トランジスタのスレッショルド電圧を上げれば良
いのであるが、しばしばこの様な処置が採れない場合が
ある。
Ｐは帰還抵抗によるバイアス電位を表わす。発振状態で
は該点Ｐを中心に入力電位が変化するが、点Ｐ付近では
図に破線で示した様な貫通電流が流れるため発振器の消
費する電力は極めて大きい。この貫通電流を低下させる
には、トランジスタのスレッショルド電圧を上げれば良
いのであるが、しばしばこの様な処置が採れない場合が
ある。
例えばステップモータを駆動する型の電子時計に於ては
、モータ駆動用トランジスタには極めて大きな電流賽量
が要求される。
、モータ駆動用トランジスタには極めて大きな電流賽量
が要求される。
従って該トランジスタのチャネル巾を大きくしてオン抵
抗を下げる方法が必要となるが、この時スレッショルド
電圧の影響は２乗項としてオン抵抗の値に効いてくる。
抗を下げる方法が必要となるが、この時スレッショルド
電圧の影響は２乗項としてオン抵抗の値に効いてくる。
即ち駆動トランジスタの占る面積を出来るだけ小さくす
るために、スレッショルド電圧も出来るだけ低くなる事
が望ましい。一方同一集積回路内で種々のスレッショル
ド電圧のトランジスタを製造するには困難が供う。
るために、スレッショルド電圧も出来るだけ低くなる事
が望ましい。一方同一集積回路内で種々のスレッショル
ド電圧のトランジスタを製造するには困難が供う。
従って発振用トランジスタのスレッショルドも駆動用ト
ランジスタと同一に作られる事が多い。
ランジスタと同一に作られる事が多い。
そこで発振回路に於ける貫通電流を下げる方法として、
発振用トランジスタのコンダクタンスを小さくするか、
あるいは第３図に示す如く、トランジスタのチャネルに
直列に抵抗要素を挿入する方法が用いられる。
発振用トランジスタのコンダクタンスを小さくするか、
あるいは第３図に示す如く、トランジスタのチャネルに
直列に抵抗要素を挿入する方法が用いられる。
第３図（ａ）に示した回路に於て、抵抗体の値をＲとし
、第１図と同様の発振回路を構成した場合に消費する電
流をＩ。とする時、両者の関係は第４図の如くなり、Ｒ
の位置を大きく設定する事により消費電流を十分に小さ
くする事が出来る。
、第１図と同様の発振回路を構成した場合に消費する電
流をＩ。とする時、両者の関係は第４図の如くなり、Ｒ
の位置を大きく設定する事により消費電流を十分に小さ
くする事が出来る。
しかし発振出力はいずれ負荷としてのＣＭＯＳゲート回
路に供給されるはずであり、消費電流は該負荷をも含め
て検討するべきである。
路に供給されるはずであり、消費電流は該負荷をも含め
て検討するべきである。
どのような負荷が接続されるかは場合により異なるが、
一般には１個のインバータで代表する事が出来る。そこ
で第５図に示すように発振回路７に負荷としてＣＭＯＳ
インバータ８を接続し、前と同様に抵抗値Ｒと消費電流
Ｉ。の関係を求めると、第６図の如く抵抗値Ｒを増加す
ると消費電流は最初は減少し、次に増加する。これはＲ
を大きくすると振動子を駆動する電力も減少し、次第に
振動・振巾が低下し、発振出力の式上り立下り時間が大
きくなり、更に振巾も低下して来るためインバータ８を
流れる貫通電流が急速に増大するためである。インバー
タ８を第３図に示した構成とすればインバータ８０貫通
電流は低下するが、出力波形の立上り立下り時間が長く
なり、後に続く負荷に対し、前記と同様の問題が生ずる
。
一般には１個のインバータで代表する事が出来る。そこ
で第５図に示すように発振回路７に負荷としてＣＭＯＳ
インバータ８を接続し、前と同様に抵抗値Ｒと消費電流
Ｉ。の関係を求めると、第６図の如く抵抗値Ｒを増加す
ると消費電流は最初は減少し、次に増加する。これはＲ
を大きくすると振動子を駆動する電力も減少し、次第に
振動・振巾が低下し、発振出力の式上り立下り時間が大
きくなり、更に振巾も低下して来るためインバータ８を
流れる貫通電流が急速に増大するためである。インバー
タ８を第３図に示した構成とすればインバータ８０貫通
電流は低下するが、出力波形の立上り立下り時間が長く
なり、後に続く負荷に対し、前記と同様の問題が生ずる
。
本発明は前記事項を考慮し、発振回路と負荷を含めて最
少の消費電力を得ようとするものである。
少の消費電力を得ようとするものである。
第７図は本発明の実施例で、インバータ８より成るゲー
ト回路を構成するトランジスタにバックゲートバイアス
を掛ける事を特徴とする。周知の如く、相補型絶縁ゲー
ト型電界効果トランジスタの基板、ソース間に逆方向電
圧を印加すると、トランジスタのスレッショルド電圧が
見掛上高くなる。
ト回路を構成するトランジスタにバックゲートバイアス
を掛ける事を特徴とする。周知の如く、相補型絶縁ゲー
ト型電界効果トランジスタの基板、ソース間に逆方向電
圧を印加すると、トランジスタのスレッショルド電圧が
見掛上高くなる。
従って第８図に於て破線で示した特性のものが、本発明
の実施に於ては実線で示した如くに変化し、従って問題
となる貫通電流を小さくする事が出来る。
の実施に於ては実線で示した如くに変化し、従って問題
となる貫通電流を小さくする事が出来る。
第７図の構成について、第６図と同様のデータを採ると
第９図のようになる。ｅがバックゲートバイアスの無い
場合で、ｆ有る場合の曲線である。
第９図のようになる。ｅがバックゲートバイアスの無い
場合で、ｆ有る場合の曲線である。
明かた如く、消費電流を大巾に減少する事が可能である
。
。
第７図に於ては両チャネルのトランジスタに共にバック
ゲートバイアスを印加する例を示したが、どちらか片方
に印加しても良い。
ゲートバイアスを印加する例を示したが、どちらか片方
に印加しても良い。
第１０図は第７図に示した方法をＮチャネル型トランジ
スタのみに実施した例であり、分局器を含む回路１６よ
り得た信号で昇圧回路１４を駆動し該昇圧回路１４の出
力でゲート回路８ＯＮチヤネルトランジスタに、バック
ゲートバイアスを印加する。
スタのみに実施した例であり、分局器を含む回路１６よ
り得た信号で昇圧回路１４を駆動し該昇圧回路１４の出
力でゲート回路８ＯＮチヤネルトランジスタに、バック
ゲートバイアスを印加する。
以上述べた実施例では発振回路の貫通電流は、発振用増
巾インバータのコンダクタンスを小さくするが、該イン
バータの電源路に抵抗弁を挿入する事によって押え、こ
の結果発振出力波形が悪化して、該出力波形で駆動され
るゲート回路に流れる貫通電流をどう制限するかを主眼
として来た。
巾インバータのコンダクタンスを小さくするが、該イン
バータの電源路に抵抗弁を挿入する事によって押え、こ
の結果発振出力波形が悪化して、該出力波形で駆動され
るゲート回路に流れる貫通電流をどう制限するかを主眼
として来た。
しかし貫通電流を減少させると、言う点に於ては発振用
インバータでも単なるゲート回路でも同じであり、異な
る点は発振用インバータに於ては発振起動時に両方のチ
ャネルのトランジスタが共に電流を流し得る状態にバイ
アスされていなければならないと言う条件が付は加わる
のみである。従ってこの条件が満たされるならば、前記
の各実施例は発振回路へ応用する事が出来る。
インバータでも単なるゲート回路でも同じであり、異な
る点は発振用インバータに於ては発振起動時に両方のチ
ャネルのトランジスタが共に電流を流し得る状態にバイ
アスされていなければならないと言う条件が付は加わる
のみである。従ってこの条件が満たされるならば、前記
の各実施例は発振回路へ応用する事が出来る。
以上述べた如く、本発明によれ（ｒ回路の消費する電力
を低減でき、時計の如き小型電子装置に好都合である。
を低減でき、時計の如き小型電子装置に好都合である。
なお、本発明の実施は任意の組合わせを行っても良い事
はもちろんであり、また説明の簡略化のため論理回路と
してインバータを示したが、これは他の機能の論理回路
であっても良い事ももちろんの事である。
はもちろんであり、また説明の簡略化のため論理回路と
してインバータを示したが、これは他の機能の論理回路
であっても良い事ももちろんの事である。
第１図はＣＭＯ８）ランジスタを使った水晶発掘器の代
表的な例を示す回路図、第２図はＣＭＯＳインバータの
特性図、第３図（ａ）、（ｂ）は従来の電流制限回路図
、第４図、第６図は従来回路の消費電流特性図、第５図
は負荷を有する発振回路図、第７図は本発明の一実施例
を示す回路図、第８図は本発明の回路と従来の回路との
貫通電流の比較図、第９図は本発明の回路と従来の回路
との電流消費量の比較を示す特性図、第１０図は本発明
の他の実施例を示す回路図。 １．８・・・・・・インバータ、 ７・・・・・・発振回路、 第１図 第２図 第３図 第４図 第６１１ １５Ｂ！！ １ｏｇＨｌｏｇ Ｈ 第７図 第８図 第９図 ｏｇｐ 第１０図
表的な例を示す回路図、第２図はＣＭＯＳインバータの
特性図、第３図（ａ）、（ｂ）は従来の電流制限回路図
、第４図、第６図は従来回路の消費電流特性図、第５図
は負荷を有する発振回路図、第７図は本発明の一実施例
を示す回路図、第８図は本発明の回路と従来の回路との
貫通電流の比較図、第９図は本発明の回路と従来の回路
との電流消費量の比較を示す特性図、第１０図は本発明
の他の実施例を示す回路図。 １．８・・・・・・インバータ、 ７・・・・・・発振回路、 第１図 第２図 第３図 第４図 第６１１ １５Ｂ！！ １ｏｇＨｌｏｇ Ｈ 第７図 第８図 第９図 ｏｇｐ 第１０図
Claims (2)
- （１） 相補型絶縁ゲート型電界効果トランジスタよ
り成る論理回路を構成するトランジ・スタのうちの少な
くとも１個に対して、その基板、ソース間にバイアス電
圧を印加する手段を設けたことを特徴とする低電力化回
路。 - （２）基板、ソース間にバイアス電圧を印加する手段が
、昇圧回路であることを特徴とする特許請求の範囲第１
項記載の低電力化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23147882A JPS58129809A (ja) | 1982-12-28 | 1982-12-28 | 低電力化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23147882A JPS58129809A (ja) | 1982-12-28 | 1982-12-28 | 低電力化回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52073694A Division JPS5936445B2 (ja) | 1977-05-26 | 1977-06-21 | 低電力化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58129809A true JPS58129809A (ja) | 1983-08-03 |
Family
ID=16924119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23147882A Pending JPS58129809A (ja) | 1982-12-28 | 1982-12-28 | 低電力化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58129809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039895A (ja) * | 1983-08-13 | 1985-03-01 | 松下電工株式会社 | 多層回路板の製造方法 |
-
1982
- 1982-12-28 JP JP23147882A patent/JPS58129809A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6039895A (ja) * | 1983-08-13 | 1985-03-01 | 松下電工株式会社 | 多層回路板の製造方法 |
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