JPS58129522A - マイコン装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電源電圧が低下したとき、自動的に中央処理装
置の動作が停止するマイコン装置を提供することを目的
とするものである。

一般にマイコン装置において、中央処理装置に２／− 印加される電源の電圧が低下すると、中央処理装置が誤
動作を起すことがあり、きわめて不都合である。

本発明は以上のような従来の欠点を除去するものであり
、電源電圧が一定値以下に低下したときこれを検出して
自動的に中央処理装置への電源供給を断ち、同時にその
ことを表示器によって表示するように構成したものであ
る。

以下、本発明のマイコン装置について一実施例の図面と
ともに説明する。

第１図は本発明のマイコン装置における一実施例のブロ
ックダイヤグラムである。第１図において１は中央処理
装置（以下ＣＰＵという）を含むマイクロフロセッサー
％２はアドレスデコード／チップセレクト信号発生回路
、３はシステムＲＡＭ、４はシステムＲＯＭ、５−１は
表示用ＲＡＭ、５−２は表示用ドライバー、６−３は表
示器、６−１はキーボード走査ゲート回路、６−２はキ
ーボード、６−３はキーボード出力バッファ−１７はク
ロックパルス発生回路、８は電源、９は電源回３ページ 路であシ、これらの各構成要素によって従来より公知の
マイコン装置が構成されている。そして、１０はタイマ
ー回路、１１は減電圧検出回路、１２は電源制御回路、
１３はスイッチ回路、１４はプリンタや拡張メモリー等
の周辺機器であり、この実施例では特に電源制御回路１
２．スイッチ回路１３を付加したことに大きな特徴があ
る。

尚電源制御回路１２はその入力端がｃｐυ１のアドレス
データ、制御ライン、及びタイマー回路１０、キーボー
ド走査ゲート回路６−１．アドレスデ“コード／チップ
セレクト信号発生回路２に接続され出力端がスイッチ回
路１３を介してＣＰＵ１のリセット割込み、読出し／書
き込み端子に接続されている。

第２図は上記実施例の主要部を更に詳しく示したブロッ
クダイヤグラムであシ、以下第１図と共にこの図を用い
て更に詳細に説明する。

（１）キーボード部分の構成と動作０ キ一ボード走査ゲート回路６−１はＣＰＵ１のアドレス
ラインリーム７を各々一方の入力とし、アドレスデコー
ド／チップセレクト信号発生回路２のチップセレクト信
号Ｃ３ＫＩｉ共通に他方の入力とする８個のＯＲゲート
回路６−１１〜６−１８より構成されている。そして、
これらのＯＲゲート回路６−１１〜６−１８の入力は全
て抵抗Ｒｉ介してｖＤＤｏ電源に接続されプルアップさ
れている。ＯＲゲート回路６−１１〜６−１８の出力は
各々のキーボード６−２の走査信号としてキーボード６
−２に印加される。

キーボード６−２は周知の如く、走査側（Ｘ軸）と出力
側（Ｙ軸）のマトリツクスの交点にそれぞれ接点ｓ２有
する構成になっている。キーボード６−２の出力端（こ
の実施例では８本）は出力バッファ−６−３内のトライ
ステートバッファー６−３１の各入力端、及びＯＲゲー
ト６−３２の各入力端に接続されている。この場合ＯＲ
ゲー）６−３２の入力端は全て抵抗を介してアースされ
プルダウンでれている。トライステートバッファー６−
３１の制御入力端にはすべて共通にアドレスデコード／
チップセレクト６ページ 信号発生回路２のチップセレクト信号Ｃ３ＫＯが印加さ
れる。そして、トライステートバッファー６−３１の出
力端はそれぞれＣＰＵ１のデータバスＤＯ〜Ｄ７に接続
されている。

チップセレクト信号Ｃ３ＫＩが／％イレベルのとき、す
なわちＣＰＵ１がキーボード６−２を走査していなめ場
合にはキーボード走査ゲート回路６−１内の各々のＯＲ
ゲー）６−１１〜６−１８の出力がハイレベルにあるＯ
一方出力ノ（ッファ−６−３の入力側はプルダウンされ
ているため全てローレベルであり、これらを入力とする
ＯＲゲート６−３２の出力はローレベルの状態にある。

この状態でキーボード６−２のいずれかのキーを押圧し
たとするとそれに対応する接点Ｓがオンされるためキー
ボード走査ゲート回路６−１内の対応するＯＲゲー１−
６−１１〜６−１８の出力が上記オンされた接点金倉し
て上記出力バツファ−６−３１の入力側に伝えられるこ
とになり％したがりて上記出力）くラフ丁−６−３内の
″ＯＲゲート６−３２の出力側が６、−〕・ ローレベルからハイレベルに変化し、いわゆるキー押圧
信号が出力される。

出力バッファ−６−３内のＯＲゲート６−３２の出力端
は電源制御回路１２に接続でれておりこのＯＲゲー）６
−３２の出力端がハイレベルになるとこれによって電源
制御回路１２が駆動し、後述するようにＣＰＵＩを動作
させる。したがって、この状態でＣＰＵ１がキーを操作
したことを知り、どのキーが操作されたかを知るための
キーボード６−２の走査？開始することになる。今、Ｃ
ＰＵ１の動作が開始されアドレス信号表φがハイレベル
、他のアドレス信号表１〜Ａ７　がローレベル、チップ
セレクト信号ｃｓｘｘがローレベルになったとするとア
ドレス信号へか入力されているキーボード走査ゲート回
路６−１内のＯＲゲート６−１１の出力のみハイレベル
、他はローレベルになる。したがって、この状態でアド
レス信号表φが入力されているＯＲゲートに対応する走
査ラインのキーのいずれかが押圧操作されていればその
キーに対応す７ページ る接点ｓｌ介して上記ＯＲゲー）６−１１の出力が上記
接点Ｓに対応する出力バッファ−６−３内のトライステ
ートバッファー６−３１に印加されることになシ、上記
トライステートバッファー６−３１の入力側がハイレベ
ルになる。

そのため、この状態でチップセレクト信号ｃｓｘ。

をローレベルにし、データバスＤＯＳ−Ｄ７を介してこ
れを読みとることによシどのキーが押圧されているかを
知ることができる。アドレス信号ムφの印加されている
ＯＲゲー）６−１１に対応する走査ラインのキーがいず
れも押圧されていない場合には出力バッファ−６−３内
のトライステートバッファー６−３１の出力がいずれも
ローレベルセあシ、ＣＰＵ１は次の走査手順に移る。す
なわち、アドレス信号Ａφをローレベル、アドレス信号
Ａ１ｔ−ハイレベル、アドレス信号Ａ２〜Ａ７ｉローレ
ベルにして同じ手順で抑圧されたキーがどれであるかを
検索する。

（２）電源制御回路の構成及び、犬の動作（Ａｌ　　キ
ー抑圧信号による電源のオン、オフ制御キーボード出力
バッファ−６−３内のＯＲゲー）６−３２より現われた
キー押圧信号は電源制御回路１２内の２人力ＡＮＤゲー
ト１２−１の一方の入力として上記入ＨＤゲー）１２−
１に印加される。上記ＡＮＤゲート１２−１の他方の入
力端にはキーボード／表示、オンオフメモリー１２−８
の出力が印加される。ＡＮＤゲート１２−１の出力端は
３人力ＯＲゲート１２−２の１つの入力端に接続でれて
おり、３人力ＯＲゲート１２−２の他の入力端にはそれ
ぞれタイマー回路１ｏからのボロー信号、減′醒圧検出
回路１１からの出力が印加されるように構成されている
。そして、３人力ＯＲゲー）１２−２の出力端は割込み
信号メモリー１２−３の入力端に接続されている。した
がってＯＲゲート１２−２の出力端がローレベルからハ
イレベルに変化すると上Ｈ己割込み信号メモリー１２−
３の出力がローレベルからハイレベルに変化しこの状態
ｖｉ−保持するように作用する。一方上記割９６−８ 込み信号メモリー１２−３のリセット入力端はアドレス
デコード／チップセレクト信号発生回路２の出力端Ｃ８
１に接続されており。

ここに印加されたセレクト信号０８１によってリセット
されるように構成されている。すなわち、アドレスデコ
ード／チップセレクト信号発生回路２より上記メモリー
１２−３のリセット入力端に上記セレクト信号Ｃ５１が
印加されるとこれによって上記割込み信号メモリー１２
−３がリセットされその出力端がハイレベルからローレ
ベルに変化する。上記割込み信号メモリー１２−３の出
力端は４人力ＮＯＲゲー）１２−４の１つの入力端に接
続されている。４人力ＮＯＲゲー）１２−４の他の入力
端には第１．第２の電源オンオフメモリー１２−５．１
２−９の出力及び周辺機器１４などからの割込み信号Ｅ
ＸＴ　１ＮＴが印加される。

また割込み信号メモリー１２−３の出力はインバータ１
２−６’ｉ介して２人カム）ＴＤゲ１０４−ジ・ 一ト１２−７の一方の入力端に印加される。

そして４人力ＮＯＲゲー）１２−４の出力はスイッチ回
路１３及びリセット信号発生回路１２−１３に印加され
る。リセット信号発生回路１２−１３は入力端がハイレ
ベルからローレベルに変化したとき所定の時間幅（たと
えば０．５Ｔｎｓｅｃ位）のパルスを発生するたとえば
第４図に示すような単安定マルチバイブレータ１２−１
３１と）１０Ｒゲート１２−１３２より成る回路で構成
される。そして、リセット信号発生回路１２−１３の出
力端は直接ＣＰＵ１のリセット端子ＲＩＣ８ＩＣＴに接
続されると共に、抵抗Ｒ，ｔ？介して読出し／書込み信
号ラインに接続されたプロテクト用ＮＰＮトランジスタ
Ｑ１２のベースに接続される。

一方ＡＮＤゲー）１２−７は他の入力端に周辺機器から
の割込み信号ＫＸＴ２ＮＴ　　が印加される０そして、
このＡＮＤゲート１２−７の出力端は０ＰＵ１の割込み
信号入力端２ＮＴに接続される。

１１べ−１ ここでプロテクト用のＨＰＮ　）ランジスタＱ１２ｉｔ
ＣＰＩＪ１の電源がスイッチングされる際、ＣＰＵ１が
不安定状態であったとしても読出し／Ｗき込み信号を必
ずハイレベルにし。

全体を読出し状態に保ちシステムＲＡＭ３や周辺機器１
４に不安定なデータ曹き込みをしないようにするための
ものである。そのため、このトランジスタＱ１２はエミ
ッタがＣＰＵ１の読出し／書き込み信号端子Ｒ／Ｗに接
続されコレクタが抵抗を介してＶＤＤ　Ｏ電源に接続さ
れ、更に上記コレクタが読出し／書き込み信号として各
部に接続されている。

リセット信号発生回路１２−１３の出力がローレベルの
とき、すなわち、０ＰＵＩにリセット信号を与えている
状態ではトランジスタＱ１２がオフしており、トランジ
スタＱ１２のコレクタ側に現われる読出し／書き込み信
号Ｒ／Ｗは常にハイレベルで読出し側にある。

リセット信号発生回路１２−１３の出力がハイレベルに
な名とＣＰＵ１にこれが印加され特１１１１５８−１２
９５１２（４） るため０ＰＵ１はリセットが解除され動作を開始する。

そして、この状態ではトランジスタＱ１２がオンし、Ｃ
ＰＵ１からの読出し／書き込み信号Ｒ／Ｗがトランジス
タＱ１２’ｉ介してそのままコレクタ側に現われること
になる。

スイッチ回路１３は周知の如（ＰＮＰトランジスタＱ１
ｓと抵抗ｆｉ１５　、　Ｒ１４、スピードアップコンデ
ンサＣ１３によって容易に構成することができる。４人
力ＮＯＲゲート１２−４の出力がローレベルになればト
ランジスタＱ１３がオンし、電源ＶＤＤＱ　−１）１ｏ
　Ｐ　Ｕ　１　ノミ源端子ＶＤＤに印加される。

第１の電源オンオフメモリー１２−６はＤフリップフロ
ップ回路によって構成されておシ、そのＤ入力端子には
ｃｐｔｚからのデータ、たとえばＤＯが印加式れ、スト
ローブ入力端にはアドレスデコード／チップセレクト信
号発生回路２からのチップセレクト信号ラインＣ８２が
印加される。したがって、ＣＰＵ１が所定のアドレスを
指定してデータを出力１３、。

することによυ、その特定アドレスがアドレスデコード
／テップセレクト信号発生回路２でデコードブれセレク
ト信号ＧＳ２′を発生したとき上記メモリー１２−５に
上記所定のデータを書き込むように作用する。

そしてキーボード表示、オンオフメモリー１２−８も上
記メモリー１２−６と同様に構成されており、この場合
にはストローブ入力端にアドレスデコード／チップセレ
クト信号発生回路２からのチップセレクト信号Ｏ８ｓが
印加される。

今、キーボード６−２の任意のキーを押圧し、これによ
ってｃｐｔｚｔ−動作させる動作について説明する。第
３図はこれらの動作をよυ判りやすくするために書いた
各部の波形図であり、以下、この第３図を用いて説明す
る。

第３図Ａは任意のキー金押圧したとき発生するＯＲゲー
）６−３２の出力波形を示しており、時間Ｔ１−にキー
を押圧し１時間Ｔ２にキ１４／、−１ −の押圧を解除したことを示している。ＯＲゲート６−
３２の出力はＡＮＤＮＯゲート−１、ＯＲゲー）１２−
２を介して割込み信号メモリー１２−３に伝達され、第
３図Ｂに示すように割込み信号メモリー１２−３の出力
ｉｏ−レベルからハイレベルに変化させる。

割込み信号メモリー１２−３の出力がローレベルからハ
イレベルになるとＮＯＲゲート１２−４の出力がハイレ
ベルからローレベルに変化するのでスイッチ回路１３の
トランジスタＱ１ｇがオンし％ＣＰＵ１の電源端子■Φ
に第３図０に示すように所定の電源電圧ＶｎＤ　。

が印加される。

そして、ＮＯＲゲート１２−４の出力は同時にリセット
信号発生回路１２−１３の単安定マルチバイブレータ１
２−１３１に印加式れる０したがって、単安定マルチバ
イブレータ１２−１３１は上記ＮＯＲゲート１２−４の
出力によってキックされその出力端に上記ＮＯＲゲー）
１２−４の出力よ９時間幅の小１５ さい所要のパルスを発生する。そのためその後段の２人
力ＮＯＲゲート１２−１３２の出力端には上記パルスが
消滅した後、依然としてＮＯＲゲー）１２−４より出力
が現われている期間所要の出力が現われる。すなわち、
ＮＯＲゲート１２−１３２はＩＩＴＯＲゲート１２−４
の出力と単安定マルチバイブレータ１２−１３１の出力
とを入力としておシ、これらの出力が共にローレベルに
なったとき始めて所要のハイレベルの出力を出力するよ
うに構成されているｏしたがって、ＮＯＲゲー）１２−
４からのローレベルの出力によって単安定マルチバイブ
レータ１２−１３１がキックされ単安定マルチバイブレ
ータ１２−１３１よりハイレベルの出力が現われている
期間はＮＯＲゲート１２−１３２よシ何ら出力が現われ
ず単安定マルチバイブレータ１２−１３１の出力がロー
レベルになったとき、初めてＮＯＲゲー）１２．−１３
２より所要のハイレベルΩ出力が現われることになる。

そのためスイッチ回路１２−１３の出力は結局第３図り
に示すように時間Ｔ３より時間Ｔ６の期間ハイレベルに
なる。そしてこの出力がＣＰＵ１のリセット端子ＲＫＳ
ＩＥＴ、　　トランジスタＱ１２のベースに印加式れる
。ｃｐｔｚのリセット端子ＲＩＥＳＥＴにハイレベルの
出力が印加されるとＣＰＵ１はそのリセット状態を解除
し、動作を開始する。

一方１割込み信号メモリー１２−３の出力はインバータ
１２−１６、ＡＮＤゲート１２−７を介してＣＰＵ１の
割込み信号入力端子１ＮＴに印加される。したがって、
ＣＰＵ１の割込信号入力端子ＩＮＴには丁度第３図Ｂと
逆極性信号が印加される。（ｉＰＵｌがリセット解除さ
れ初期ルーチンの処理を終了すると、その後上記入力端
子ＩＮＴに印加されている上記割込み信号を受入れる。

ＣＰＵ１が上記割込み信号を受入れるとその後キーボー
ド６−２のデータを読むアドレス即ちセレクト信号ｃａ
ｘｏを発生させる０したがって出７ カパツフアー６−３内のトライステートバッファー６−
３１が゛動作状態になシ、キーボード６−２のデータが
読込まれる。この場合。

データラインＩＤＯ〜Ｄ７の８ビツトの内いずれか１個
が必ずハイレベルになっているからキーの押圧によるＧ
ＰＵｌのオン動作で必ず割込みであることが判る。次い
で第１の電源オン、オフメモリー１２−６にセレクト信
号Ｃ８２とデータラインＤＯからの信号が印加されるた
め電源オンのデータが電源オン、オフメモリー１２−６
に書き込まれる。

すなわち、セレクト信号０８２は第３図五に示すように
時間Ｔ４　に発生し、この状態で電源オン、オフのデー
タが第３図Ｇに示すように電源オン、オフメモリー１２
−６に書き込まれる。そして、その後セレクト信号Ｃ，
Ｓ１が時間Ｔ５にお−て発生し割込み信号メモリー１２
−３’ｉｉ′リセツトするＯ次いで前述のキーボード走
査を行ない押圧されているキーを検出し、所定め仕事を
行なうＯそして、この８ 仕事が終了すると再び時間ｔ６　においてセレクト信号
０Ｆ３２が発生し電源オフのデータが上記電源オン、オ
フメモリー１２−６に舊き込まれる。したがって、ＮＯ
Ｒゲート１２−１４の入力が全てローレベルになり、Ｎ
ＯＲゲート１２−１４の出力はハイレベルに戻る。

その結果スイッチ回路１３がオフし、ＣＰＵ１への通電
が停止する。

以上のように上記実施例によればキー抑圧開始時間Ｔ１
よりキー押圧解除時間Ｔ２までの時間幅より著しく短か
い時間幅Ｔ１〜Ｔ６だけ０ＰＵ１に通電することができ
、大巾な電力消費の節減を図ることができる。

間　タイマー回路によるＣＰＨの電源オン、オフ制御 タイマー回路１０は第５図に示すようにクロックパルス
発生口開７の出力を受けてこれｔ分周する分局器１ｏ−
１とこの分周器１〇−１の出力を受けてダウンカウント
する秒。

分９時用のそれぞれのプリセッタブルカウン１９、、。

り１０−２　、１０−３　、１０−４及びこれらのカウ
ンタ１０−２．１０−３．１０−４の各データをＣＰＵ
１のデータバスＤＯ〜Ｄ７に伝達するバッファ１０−６
．１０−６．１０−７により構ｇされている・プリセッ
タブルカウンタ１０−２　、１０−３　、１０−４のプ
リセット入力端はそれぞれｃｐｔｚのデータバスに並列
に接続されておシアドレスデコード／チップセレクト信
号発生回路２からの出力ｃｓ’ｒｓｗ、ｃｓ’ｒＭｗ、
ｃｓ’ｒａｗ　　によって各々ＣＰＵ１がデータバスを
介して指定するデーｌｋ各々（Ｄカウンタ１０−２．１
ｏ−ｓ　。

１ｏ−４にプリセットできるように構成てれている。た
とえば、今０３時６１分２９秒をプリセットしたとする
と分局器１ｏ−１の１秒間隔のパルスで順次減算され３
時間５１分２９秒後に最上位のカウンタ１０−４よりボ
ロー信号が出力されこれがＯＲゲート１２−２を介して
割り込み信号メモリー１２−３の出力音ハイレ栄ルにす
る◎その結果、キー押特開４５８−１２９５２２（６） 正時と同じようにＣＰＵ１が通電される。第３図におい
て時間Ｔ７　　の状態はタイマー１０よりボロー信号が
発生した状態を示している。

この状態でもキー押圧時と同様に割り込み信号メモリー
１２−３の出力やＣＰＵ１の電源がそれぞれ第３図Ｂ、
Ｃに示すように時間ｔ７によって立上り、リセット信号
が第３図りに示すように所定時間遅れて立上る。したが
ってＣＰＵ１はこの時点でリセット解除されその動作を
開始する。そして、その後もキー抑圧時と同じように電
源オンオフメモリー１２−６に電源オンのデータを書き
込み、しかる後側込み信号メモリー１２−３’ｉリセツ
トし、所定の仕事をした後電源オフのデータを電源オ／
、オフメモリー１２−６に書き込み、ＣＰＵ１の電源を
オフすることができる。

尚この場合割υ込み信号メモリー１２−３を電源オン、
オフメモリーとして使用することも可能である。すなわ
ち、この場合には所定の仕事をした後時間ｔ８　におい
てタイマー２１ベーニノ 回路１ｏに新しいデータを再設定し、しかる後時間ｔ９
　で割込み信号メモＩＪ−１２−３全リセットすること
、によｐｃＰＵ１’ｊｉ）容易に電源オフの状態にする
ことができる。

（Ｃ１周辺機器による電源オン、オフ制御周辺機器から
の割込み信号ＩＣＸＴ１ＮＴ　　はムＮＤゲート１２−
７′（（−介してＣＰＵ１の割込み信号入力端に印加さ
れると共にＮＯＲゲート１２−４’ｉｉ介してスイッチ
回路１３にも印加でれる。したがって、周辺機器からの
割込み信号ＲＸＴ１ＮＴ　が発生した場合でもキー抑圧
時と同じようにスイッチ回路１３がオンし、ＣＰＵ１に
電源が印加され以降同様の動作を行なうことになる。

ｆＤＩ　　減電圧検出回路による制御 減電圧検出回路１１は電源８の電圧値を検出するシュミ
ット回路等の電圧検出器１１−１、その出力全記憶する
メモリー１１−２゜その出力をアドレスデコード／チッ
プセレクト信号発生回艷２からのセレクト信号ＣＳマ２
２゜ によってＣＰＵ１のデータバスたとえばＤ７に接続して
ＣＰＵ１が上記メモＩＪ−１１−２に記憶された電圧値
音読みとれるようにするためのバッファー１１−３より
構成されている。そして、メモリー１１−２の出力は電
圧制御回路のＯＲゲー）１２−２の入力端にも印加され
る。

電源８の電圧が一定値より低下すると電圧検出器１１−
１の出力が変化し、これがメモＩＪ−１１−２に伝えら
れ記憶てれる０そして。

メモリー１１−２に記憶てれた内容はそのままＯＲゲー
）１２−２の入力として印加されるためキー抑圧時と同
じように０ＰＵ１が動作状態になる。ＣＰＵ１が動作状
態になるとメモリー１１−２に記憶でれた内容がノ（ソ
ファ−１１−３′ｆ：介してＣＰＵ１に取込まれ電源電
圧が一定値以下に低下したことを検知する０したがって
この検知によりたとえば表示器ｅｓ−３に’　ＰＯＷＲ
ＲＴｋｌＥｔＬＩＣ＃　％ｔＤ警告表示を行なわせ、以
降−切の仕事を受けつけ２３ページ ないように制御することができる。

尚、　メ％’）　−１１−２はアドレスレコード／チッ
プセレクト信号発生回路２がらのセレクト信号Ｃ８Ｖに
、よってそこに記憶された内容が続出されるように構成
されておシ、上記セレクト信号Ｃ８ｖにより上記記憶さ
れた内容が読出されるとその直後にリセットされるよう
に構成されている。

（Ｅｌ　　キーボード／表示オン、オフ動作キーボード
６−２の任意のキーを押圧すると前述したようにｃｐｔ
ｙｌが動作を開始するため、不用意にキーを押し続けた
場合にはＣＰＵ１が断続的に動作して大きな電力を浪費
する危険性がある。これを防止するため、キーボード／
表示オン、オフメモリー１２−８゜第２の電源オン、オ
フメモ！Ｊ−１２−ｓ、インバータ１２−１０，１２−
１１．キーボード６−２内のオン、オフスイッチ６−２
１及び表示器用の電源制御回路１２−１２’ｉｉ設けて
いる。

キーボード／表示オン、オフメモリー１２−８はＤ型フ
リップフロップ回路によって構成され、そのＤ入力端子
にはＣＰＵ１のデルタラインＤｏ　が接続されストロー
ブ入力端にはアドレスデコード／テップセレクト信号発
生回路２からのセレクト信号ラインＣ８３が接続でれて
いる。したがって、ＣＰＵ１が上記メモリー１２−８に
オン又はオフのデータを書き込むことになる。

キーボード／表示オン、オフメモリー１２−８の出力は
ム１ｆＤゲート１２−１の入力及びオープンドレインの
インバータ１２−１０の入力すなわちＮチャンネルトラ
ンジスタのゲート入力として利用される。インバータ１
２−１０の出力端はインバータ１２−１１の入力端に接
続されると共にキーボード６−２内のオン、オフスイッ
チ６−２１を介してアースされ、更に表示器用電源制御
回路１２−１２の制御入力端に接続される◇インパール
１２−１１Ｏ出力端は第２の電源オン、第２６ベーソ ツメモリ−１２−９の入力端に接続されており、上記イ
ンバータ１２−１１の出力がローレベルからハイレベル
に変化したとき、上記メモリー１２−９がその出力をロ
ーレベルからハイレベルに変化し呆持するように構成さ
れている。そしてメモリー１２−９にはリセ、ト入力と
アドレスデコード／チップセレクト信号発生回路２から
のセレクト信号Ｃ５４が印加でれており、このセレクト
信号０８４によってリセットされるように構成されてい
る。

今、キーボード／表示オン、オフメモリー１２−８にア
ドレスデコード／テップセレクト信号発生回路２からの
セレクト信号０８ａライン、データラインＤｏ′ｆｒ介
して（３ＰＵ１よりオフのデータが薔き込まれたとする
。この場合上記メモリー１２−８の出力がローレベルに
なり、ＡＮＤゲー）１２−１への入力がローレベルにな
るため、キーボード６−２内の任意のキーを押圧し、キ
ーボード出カバ２６　、 ソファ−６−３内のＯＲゲート６−３２の出力をローレ
ベルからハイレベルに変化させたとしてもＡＮＤゲート
１２−１の出力は変化せず、ＣＰＵ１には依然として電
源電圧が印加されない。この状態で、キーボード６−２
内のオン、オフスイッチ６−２１ｉオンするとインバー
タ１２−１１の入力がハイレベルからローレベルに変化
し、その出力がローレベルからハイレベルに変化する。

したがって第２の電源オンオフメモリー１２−９はその
出力がローレベルからハイレベルに変化し。

この状ｆｌｋｌ！持することになる。そして、その出力
がＮＯＲゲー）１２−４’ｉ介してスイッチ回路１３に
印加されるため０Ｐ１１１に電源が印加されＣＰＵ１が
動作を開始するようになる。０ＰＵ１が動作を開始する
とセレクト信号０８３、データラインＤＯの働きにより
上記メモリー１２−８にオンのデータが書き込まれるこ
とになり、その出力がローレベルからハイレベルに変化
する。したがって。

２７／＜、、、ジ この状態でキーを押圧した場合にはＡＮＤゲート１２−
１の出力をハイレベルにすることができ、ＣＰＩＴＩを
動作させることができる。

このようにキーボード／表示オン、オフメモリー１２−
８にオフのデータが書き込まれているとキーを押圧して
もＣＰＵ１１−動作させることができないが、キーボー
ド６−２内のオ／、オフスイッチａ、−２１’ｉオンし
たときには上記メモリー１２−８のデータをオンデータ
に書き換えることができ、以降キーの押圧によってＣＰ
Ｕ１’ｉ動作させることができる。

またキーボード／表示オン、オフメモリー１２−８の出
力端はインバータ１２−１０’ｉ介してキーボード６−
２内のオンオフスイッチ６−２１．表示器用電源制御口
Ｗ１１．１２−１２の制御入力端に接続されているので
、オンオフスイッチ６−２１をオンしたとき、あるいは
メモリー１２−８にオンデータを書き込ませたときに表
示器用電源制御回路１２−１２特開昭５８−１２９５２
２（８） 全駆動させ１表示器６−３を動作させることかできる。

第６図は表示器用電源制御回路１２−１２のより詳細な
具体例を示している。制御入力端は抵抗１ｈ　ｆ介して
ＰＮＰ　）ランジスタＱ１のペースに接続され、上記ト
ランジスタＱ１のコレクタはＮＰＮ　）ランジスタＱ２
　　のペースに接続されると共に抵抗Ｒ４を介して接地
されている。そして、上記トランジスタＱ１　のペース
、エミッタはそれぞれ抵抗Ｒ２，Ｒ３ヲ介してＶＤＤ　
ｏ電源に接続されている■抵抗り。

Ｒ２はインバータ１２−１０のプルアップ用の抵抗を兼
ねている。トランジスタＱ２　のエミッタは直接アース
されコレクタは定電圧回路１２−１２１１構成する直列
トランジスタＱｓのコレクタに接続されている。そして
。

トランジスタＱ３のエミッタは表示器用ドライバー　５
−２に接続されている。

キーボード６−２内のオン、オフスイッチ６−２１．ま
たはインバータ１２−１０を構２９べ− 成するトランジスタのいずれかがオンすればトランジス
タＱ１．Ｑ２がそれぞれオンし、表示器用ドライバー５
−２に所望の電圧が印加されこれが駆動される。したが
って、これによって表示器６−３が駆動される。

尚、第６図に示すようにインバータ１２−１０の出力端
にオンオフスイッチ６−２１゜インバータ１２−１１の
入力端をそれぞれ接続するように構成した場合にはこれ
らを集積回路化するときピン数を１本減らすことができ
好都合である。

以上、実施例よシ明らかなように本発明のマイコン装置
は電源電圧の低下を検出する検出回路とこの検出回路の
出力を記憶するメモリーとこのメモリーの記憶内容を中
央処理装置のデータラインに伝達するバッファーとを備
えた減電圧検出回路を使用し、この減電圧検出回路を構
成する上記メモリーの出力を上記中央処理装置の割込み
信号ラインに印加して上記中央処理装置の電源ラインに
挿入されたスイッチ回路を制御し上記中央処理装３０ベ
ー 置への電源供給を遮断するように構成すると共に上記バ
ッファーを介して伝達てれた上記メモリーの記憶内容に
より上記電源電圧が低下したことを別に設けた表示器に
よって表示するように構成したものであり１本発明によ
れば電源電圧が一定電圧以下に低下したとき自製的にこ
れが表示でれ以降中央処理装置が非動作状態になるため
、電源電圧が低下しているにもかかわらずそのまま仕事
を続行し、誤動作を招くということが全くなく、実用上
きわめて有利なものである。

【図面の簡単な説明】

第１図は本発明のマイコン装置における一実施例のブロ
ックダイヤグラム、第２図は同要部のより具体的な構成
を示すブロックダイヤグラム、第３図は同要部の動作を
説明するために画いた各部の波形図、第４図は同装置を
構成する割込み信号メモリーの具体的なブロックダイヤ
グラム、第６図はタイマー回路の具体的なブロックダイ
ヤグラム、第６図は表示器用電源制御回路の具体的なブ
ロックダイヤグラムである。 ３１ベージ ト・・・・・中央処理装置（ＣＰＵ）、２・・・・・・
アドレスデコード／チップセレクト信号発生回路、３・
・・・・・システムＲＡＭ、４・・・・・・システムＲ
ＯＭ、５−１・・・・・・表示器用ＲＡＭ、５−２・・
・・・・表示器用ドライバー、ｓ−ｓ・・・・・・表示
器、６−１・−・・−・キーボード走査ゲート回路、６
−１１〜６−１８・・・・・・ＯＲゲー）、６−２・・
・・・・キーボード、６−２１・・・・・・オンオフス
イッチ、６−．３・・・・・・キーボード出力バッファ
−，６−３１・・・・・・トライステートバッファー。 ６−３２・・・・・・ＯＲゲート、７・・・・−・クロ
ックパルス発生回路、８・・・・・・電源、９・・・・
・・電源回路、１０・・・・・・タイマー回路、ＩＱ−
１・・・・・・分周器、１０−２〜１ｏ−４・・・・・
・プリセッタブルカウンタ、１０−６〜１０−７・・・
・・・バッファー、１１・・・・・・減電圧検出回路、
１１−１・・・・・・電圧検出器、１１−２・・・・・
・メモリー、１１−３・・・・・・バッファー、１２・
・・−・・電源制御回路、１２−１・・・・−・ＡＮＤ
ゲート、１２−２・・・−・・ＯＲゲート、１２−３・
・・・・・割込み信号メモリー、１２−４・・・・・・
ＮＯＲゲート、１２−５・・・−・・電源オンオフメモ
リー、１２−６・・・・・・インバータ、特開昭５８−
１２９５２２（９） １２−７・・・・・・ＡＮＤゲート％１２−８・・・・
・・キーボード表示、オンオフメモリー、１２−９・・
・・・・電源オンオフメモリー、１２−１０．１２−１
１・・・・・・インバータ、１２−１２・・・・−・表
示器用電源制御回路、１２−１３・・・・・・リセット
信号発生回路、１２−１３１・山・・単安定マルチバイ
ブレータ、１２−１３２・・・・・・ＮＯＲゲート、１
３・・・・・・スイッチ回路。 １４・・・・・・周辺回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
３！！ｌ 第４図 第５図 １θ ｉＲ６図

Claims (1)

【特許請求の範囲】
1. 電源電圧の低下を検出する電圧検出回路とこの検出回路
   の出力を記憶し、アドレスデコード／チップセレクト信
   号発生回路からのチップセレクト信号によってリセット
   されるように構成されたメモリーと、このメモリーに記
   憶された内容を読出すためのバッファーとで構成された
   減電圧検出回路を有し、上記メモリーの出力を中央処理
   装置の割込み信号ラインに伝達することによって電源電
   圧が低下したときこれを表示器で表示し、以降中央処理
   装置が動作しないように構成したことを特徴とするマイ
   コン装置。