JPS58129520A - マイコン装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は省電力タイプのマイコン装置を提供することを
目的とするものである。

一般にマイコン装置において所望の仕事をしている時間
はその仕ｉの指示待ちをしている時間に２ペー。

比してきわめて小さい。たとえば、今、キーボードより
データを入力する場合を考えると、人がキーに押し所定
のデータを入力する時間間隔とマイコン装置がそれを処
理する時間との比は数百倍に達することになる。すなわ
ち、マイコン装置が実際に仕事金する時間はその仕事の
指示待ちをしている時間の数百倍の１の非常に短かい時
間になる。

ところで、従来より使用されているマイコン装置はいず
れも所要の仕事をしている時間は勿論のことその仕事の
指示待ちをしている時間も常時通電されているため、そ
の電力消費を考えると、上記指示待ちをしている時間に
おいて大きな電力を浪費していることになる。

本発明は以上のような従来の欠点全除去するものであり
、マイコン装置が所要の仕事全する時のみ通電し指示待
ち状態にあるときの電力消費を極力小さくするように構
成したものである。

以下、本発明のマイコン装置について一実施例の図面と
ともに説明する。

第１図は本発明のマイコン装置における−実施３ベーノ 例のブロックダイヤグラムである。第１図において、１
は中央処理装置（以下ｃｐｕという）全含むマイクロフ
ロセッサー、２はアドレスデコード／チップセレクト信
号発生回路、３はシステムＲＡＭ、４はシステムＲＯＭ
、５−１は表示用ＲＡＭ、５−２は表示用ドライバー、
６−３は表示器、６−１はキーボード走査ゲート回路、
６−２はキーボード、６−３はキーボード出カバソファ
−１７はクロックパルス発生回路、８は電源、９は電源
回路であり、これらの各構成要素によって従来より公知
のマイコン−置が構成されている。

そして、１ｏはタイマー回路、１１は減電圧検出回路、
１２は電源制御回路、１３はスイッチ回路、１４はプリ
ンタや拡張メモリー等の周辺機器であジ、この実施例で
は特に電源制御回路１２．スイッチ回路１３を付加した
ことに大きな特徴がある。

尚電源制御回路１２はその入力端がＣＰＵ１のアドレス
、データ、制御ライン、及びタイマー回路１０．キーボ
ード走査ゲート回路６−１．アドレスデコード／チップ
セレクト信号発生回路２に接続さｒ出力端がスイッチ回
路１３を介してＣＰＵ１のリセット割込み、読出し／書
き込み端子に接続さｎている。

第２図は上記実施例の主要部を更に詳しく示したブロッ
クダイヤグラムであり、以下第１図と共にこの図を用い
て更に詳細に説明する。

（１）キーボード部分の構成と動作。

キーボード走査ゲート回路６−１はＣＰＵ１のアドレス
ラインムφ〜ム７を各々一方の入力とし、アドレスデコ
ード／チップセレクト信号発生回路２のチップセレクト
信号ｃｓｘｘを共通に他方の入力とする８個のＯＲゲー
ト回路６−１１〜６−１８より構成されている。そして
、これらのＯＲゲート回路６−１１〜６−１８の入力は
全て抵抗Ｒを介してＶＤＤＯ電源に接続されプルアンプ
されている。ＯＲゲート回路６−１１〜６−１８の出力
は各々のキーボード６−２の走査信号としてキーボード
６−２に印加される。

キーボード６−２は周知の如く、走査側（Ｘ軸）と出力
側（Ｙ軸）のマトリックスの交点にそれ６ベージ それ接点Ｓを有する構成になっている。キーボー−ドロ
ー２の出力端（この実施例では８本）は出力バッファ−
６−３内のトライステートバッファー６−３１の各入力
端、及びＯＲゲート６−３２の各入力端に接続されてい
る。この場合ＯＲゲー）６−３２の入力端は全て抵抗を
介してアースされプルダウンされている。トライステー
トバッファー６−３１の制御入力端にはすべて共通にア
ドレスデコード／チップセレクト信号発生回路２のチッ
プセレク）信号ｃｓＫ。

が印加さする。そして、トライステートバッファー６−
３１の出力端はそれぞれＣＰＵ１のデータバスＤｏ〜Ｄ
７に接続されている。

チップセレクト信号ｃｓｘｘがハイレベルのとき、すな
わちＣｊＰＵｌがキーボード６−２を走査していない場
合にはキーボード走査ゲート回路６−１内の各々のＯＲ
ゲート６−１１〜６−１８の出力がハイレベルにある。

一方出力バッファ−６−３の入力側はプルダウンされて
いるため全てローしベルであり、これらを入力と６ベー
〕 するＯＲゲー）６−３２の出力はローレベルの状態にあ
る。この状態でキーボード６−２のいずれかのキーを押
圧したとすると、そ丘に対応する接点Ｓがオンされるた
めキーボード走査ゲート回路６−１内の対応するＯＲゲ
ート６−１１〜６−１８の出力が上記オンされた接点を
介して上記出力バッファ−６−３１の入力側に伝えられ
ることになジ、したがって上記出力バッファ−６−３内
のＯＲゲート６−３２の出力側がローレベルからハイレ
ベルに変化し、いわゆるキー抑圧信号が出力される。出
力バッファ−６−３内のＯＲゲー）６−３２の出力端は
電源制御回路１２に接続されており、このＯＲゲート６
−３２の出力端がハイレベルになるとこれによって電源
制御回路１２が駆動し、後述するようにＣＰＵ１’ｉｉ
動作させる。したがって、この状態でＣＰＵ１がキーを
操作したことを知り、どのキーが操作されたかを知る九
めのキーボード６−２の走査全開始することになる。今
、ＣＰＵ１の動作が開始されアドレス信号ムφが７ペー
ソ ハイレベル、他のアドレス信号ム１〜ム７がローレベル
、チップセレクト信号Ｃ８Ｋ工がローレベルになったと
するとアドレス信号ムφが入力されているキーボード走
査ゲート−回路６−１内のＯＲゲート６−１１の出力の
みハイレベル、他はローレベルになる。したがって、こ
の状態でアドレス信号ムφが入力されているＯＲゲート
に対応する走査ラインのキーのいずれかが抑圧操作され
ていｆばそのキーに対応する接点Ｓを介して上記ＯＲゲ
ー）６−１１の出力が上記接点Ｓに対応する出力パッフ
ァ−６−３内のトライステートバッファー６−３１に印
加されることになり、上記トライステートバッファー６
−３１の入力側がハイレベルになる。そのため、この状
態でチップセレクト信号Ｃ３ＫＯｉローレベルにし、デ
ータバスｎｏ−ｎ、ｉ介してこれを読みとることにより
どのキーが押圧されているかを知ることができる。アド
レス信号ムφの印加されているＯＲゲート６−１１に対
応する走査ラインのキーがいずれも押圧されていない場
合には出力パッファ−６−３内のトライステートバッフ
ァ−６−３１の出力がいず【もローレベルであすｃｐｔ
ｙｌは次の走査手順に移る。

すなわち、アドレス信号ムφをローレベル、アドレス信
号ム１全ハイレベル、アドレス信号ム２〜ム７をローレ
ベルにして同じ手順で押圧さ扛たキーがどｎであるかを
検索する。

（２）電源制御回路の構成及びその動作（ム）キー抑圧
信号による電源のオン、オフ制御キーボード出力バッフ
ァ−６−３内のＯＲゲー）６−３２より現われたキー押
圧信号は電源制御回路１２内の２人カムＮＤゲート１２
−１の一方の入力として上記ムＮＤゲート１２−１に印
加される。上記ムＮＤゲート１２−１の他方の入力端に
はキーボード／表示、オンオフメモリー１２−８の出力
が印加される。

ムＮＤゲート１２−１の出力端は３人力ＯＲゲー）１２
−２の１つの入力端に接続されており、３人力ＯＲゲー
）１２−２の他の入力端にはそれぞれタイマー回路１０
からのボロ９ぺ一７′ 一信号、減電圧検出回路１１からの出力が印加さ牡るよ
うに構成されている。そして、３人力ＯＲゲー）１２−
２の出力端は割込み信号メモＩＪ−１２−３の入力端に
接続されている。したがってＯＲゲート１２−２の出力
端がローレベルからノ・イレベルに変化すると上記割込
み信号メモリー１２−３の出力がローレベルからハイレ
ベルに変化しこの状態を保持するように作用する。一方
上記割込み信号メモリー１２−３のリセット入力端はア
ドレスデコード／チップセレクト信号発生回路２の出力
端０８１に接続されており、ここに印加されたセレクト
信号Ｃ８１によってリセットさｎるように構成されてい
る。すなわち、アドレスデコード／チップセレクト信号
発生回路２より上記メモリー１２−３のリセット入力端
に上記セレクト信号０８１が印加されるとこれによって
上記割込み信号メモリ１２−３がリセットされその出力
端がノ・イレペルからローレベルに変化する。上記割込
み信号１　ｏべ一 メモリー１２−３の出力端は４人力ＮＯＲゲ−）１２−
４の１つの入力端に接続されている。４人力ＮＯＲゲー
）１２−４の他の入力端には第１．第２の電源オンオフ
メモリー１２−５．１２−９の出力及び周辺機器１４な
どからの割込み信号ＥＸＴ　ＩＨＴが印加される。

また割込み信号メモリー１２−３の出力はインバータ１
２−６ｉ介して２人力ＡＮＤゲ−）１２−７の一方の入
力端に印加される。

そして４人力ＮＯＲゲー）１２−４の出力はスイッチ回
路１３及びリセット信号発生回路１２−１３に印加され
る。リセット信号発生回路１２−１３は入力端がハイレ
ベルからローレベルに変化したとき、所定の時間幅（次
とえばｏ、ｃｓｍｓｅｃ位）のパルス全発生する。たと
えば第４図に示すような単安定マルチバイブレータ１２
−１３１とＮＯＲゲート１２−１３２より成る回路で構
成される。そして、リセット信号発生回路１２−１３の
出力端は直接０ＰＵ１のリセット端子Ｒ１［Ｔに接続１
１ハ・−ジ されると共に、抵抗Ｒｏを介して読出し／書き込み信号
ラインに接続されたプロテクト用ＮＰＮ　）ランジスタ
Ｑ１２のベースに接続される。一方ムＮ′Ｄゲー）１２
−７は他の入力端に周辺機器からの割込み信号ＥＸＴＩ
ＮＴが印加さｎる。そして、このムＮＤゲート１２−７
の出力端はｃｐｖｌの割込み信号入力端ＩＮＴに接続さ
れる。

ここでプロテクト用のＩＰ１１トランジスタＱ＋２はＣ
ＰＵ１の電源がスイッチングされる際ＣＰＵ１が不安定
状態！あったとしても読出し／書き込み信号を必ずハイ
レベルにし、全体を読出し状態に保ちシステムＲＡＭ３
や周辺機器１４に不安定なデータ書き込みをしないよう
にするためのものである。そのため、このトランジスタ
Ｑ１２はエミッタがｃｐｔｚの読出し／書き込み信号端
子Ｒ／Ｗに接続されコレクタが抵抗を介して、”ＤＤＯ
電源に接続され、更に上記コレクタが読出し／書き込み
信号として各部に接続されている。

リセット信号発生回路１２−１３の出力がローレベルの
とき、すなわち、ＣＰＵ１にリセット信号を与えている
状態ではトランジスタＱ１２がオフしており、トランジ
スタＱ＋２のコレクタ側に現われる読出し／書き込み信
号Ｒ／Ｗは席にノ・イレベルで読出し側にある。

リセット信号発生回路１２−１３の出力がノ・イレペル
になるとＣＰＵ１にこれが印加されるためＣＰＵ１はリ
セットが解除され動作を開始する。そして、この状態で
はトランジスタＱ＋ｚがオンし、ＣＰＵ１からの読出し
／書き込み信号Ｒ／ＷがトランジスタＱ１２を介してそ
のままコレクタ側に現われることになる。

スイッチ回路１３は周知の如（ＰＮＰ）ランジスタＱＣ
ｓと抵抗Ｒ１３＋　　Ｒ１４、スピードアップコンデン
サｃ１ｓによって容易に構成することができる。４人力
ＮＯＲゲー）１２−４の出力がローレベルになればトラ
ンジスタＱＣｓカオンシ、電源ｖＤｎｏカＣＰ　Ｕ　１
　”電源端子ＶＤＩＩに印加される。

１３ページ 第１の電源オンオフメモリー１２−５はＤフリップフロ
ラプ回路によって構成されており、そのＤ入力端子には
ＣＰＵ１からのデータ、たとえばＤｏが印加され、スト
ローブ入力端にはアドレスデコード／チップセレクト信
号発生回路２からのチッ、フセレクト信号ラインＣ８２
が印加される。したがって、ＣＰＵ１が所定のアドレス
を指定してデータを出力することにより、その特定アド
レスがアドレスデコード／チップセレクト信号発生回路
２でデコードされセレクト信号Ｃ８２を発生したとき上
記メモリー１２−６に上記所定のデータを書き込むよう
に作用する。

そして、キーボード表示、オンオフメモリー１２−８も
上記メモリー１２−５と同様に構成されており、この場
合にはストローブ入力端にアドレスデコード／チップセ
レクト信号発生回路２からのチップセレクト信号Ｃ８ａ
が印加される。

今、キーボ〜　ドロー２の任意のキーを押圧１４べ一〕
・′ し、これによってＣＰＵＩを動作させる動作について説
明する。第３図はこれらの動作をより判りやすくするた
めに書いた各部の波形図であり、以下、この第３図を用
いて説明する。

第３図ムは任意のキーを押圧したとき発生するＯＲゲー
）６−３２の出力波形を示しており、時間Ｔ１にキーを
押圧し、時間Ｔ２にキーの押圧を解除したことを示して
いる。ＯＲゲート６−３２の出力はムＮＤゲー）１２１
＋ＯＲゲート１２−２全介して割込み信号メモリー１２
−３に伝達され、第３図Ｂに示すように割込み信号メモ
リー１２−３の出力をローレベルからハイレベルに変化
させる。割込み信号メモリー１２−３の出力がローレベ
ルからハイレベルになるとＮＯＲゲート１２−４の出力
がハイレベルからローレベルに変化するのでスイッチ回
路１３のトランジスタＱ１ｓがオンし、ＣＰＵ１の電源
端子Ｖ、ＤＤに第３図Ｃに示すように所定の電源電圧Ｖ
ＤＤＯが印加さ１６ベージ れる。

そして、ＮＯＲゲート１２−４の出力は同時にす七ット
信号発生回路１２−１３の単安定マルチパイプレーク１
２−１３１に印加される。したがって、単安定マルチバ
イブレータ１２−１３１は上記ＮＯＲゲー）１２−４の
出力によってキックされその出力端に上記ＮＯＲゲート
１２−４の出力より時間幅の小さい所要のパルスを発生
する。そのためその後段の２人力ＮＯＲゲー）１２−１
３２の出力端には上記パルスが消滅した後依然としてＮ
ＯＲゲート１２−４よ・り出力が現われている期間所要
の出力が現われる。すなわち、ＮＯＲゲー）１２−１３
２はＮＯＲゲート１２−４の出力と単安定マルチパイプ
レーク１２−１３１の出力とを入力としており、これら
の出力が共にローレベルになったとき始めて所要のハイ
レベルの出力を出力するように構成されている。したが
って、ＮＯＲゲート１２−４からのローレベルの出力に
よって単安定マルチバイブレータ１２−１３１がキック
され単安定マルチバイブレータ１２−１３１よりハイレ
ベルの出力が現われている期間はＮＯＲゲート１２−１
３２より何ら出力が現われず単安定マルチバイブレータ
１２−１３！１の出力がローレベルになったとき初めて
ＮＯＲゲート１２−ｊ３２より所要のハイレベルの出力
が現われることになる。そのためスイッチ回路１２−１
３の出力は結局第３図りに示すように時間Ｔ３よｐ時間
Ｔ６の期間ノ・イレペルになる。そして、この出力がＣ
ＰＵ１のリセット端子ＲＩＣ８ＩＥＴ、　　トランジス
タＱ１２０ベースに印加される。ＣＰＵ１のリセット端
子ＲＩＥ８１！Ｔにハイレベルの出力が印加されるとＣ
ＰＵ１はそのリセット状態を解除し、動作を開始する。

一方、割込み信号メモｊＪ−１２−３の出力はインバー
タ１２−１６．　　ムＮＤゲート１２−７を介してＣＰ
Ｕ１の割込み信号入力端子ＩＮ丁に印加される。したが
って、ＣＰＵ１１７ベーシ の割込信号入力端子ＩＮＴには丁度第３図Ｂと逆極性信
号が印加される。ＣＰＵ１がリセット解除され初期ルー
チンの処理を終了すると、その後上記入力端子ＩＮＴに
印加されている上記割込み信号を受入れる。ＣＰＵ１が
上記割込み信号を受入れるとその後キーボード６−２の
データを読むアドレス即ちセレクト信号０５ＫＯを発生
させる。したがって、出力バッファ−６−３内のトライ
ステートバッフブー６−３１が動作状態になり、キーボ
ード６−２のデータが読込まれる。この場合、データラ
インＤｏ＃Ｄ７の８ビツトの内いずれか１個が必ずハイ
レベルになっているからキーの押圧による０ＰＩＪ１の
オン動作で必ず割込みであることが判る。次いで第１の
電源オン・オフメモリー１２−６にセレクト信号Ｃ８２
とデータラインＤｏからの信号が印加されるため電源オ
ンのデータが電源オン・オフメモリー１２−６に書き込
まれる。

すなわち、ルクト信号（５８２は第３図１１８ベーン に示すように時間Ｔ４に発生し、この状態で電源オン・
オフのデータが第３図Ｇに示すように電源オン・オフメ
モリー１２−５に書き込まれる。そして、その後セレク
ト信号Ｃ８１が時間Ｔ５において発生し、割込み信号メ
モリー１２−３をリセットする。次いで前述のキーボー
ド走査を行ない押圧されているキーを検出し、所定の仕
事を行なう。そして、この仕事が終了すると再び時間ｔ
６においてセレクト信号Ｃ８２が発生し、電源オフのデ
ータが上記電源オン、オフメモリー１２−６に書き込ま
れる。したがって、ＮＯＲゲート１２−１４の入力が全
てローレベルになり、ＮＯＲゲート１２−１４の出力は
）・イレペルに戻る。

その結果スイッチ回路１３がオフし、ＣＰＵ１への通電
が停止する。

以上のように上記実施例によればキー押圧開始時間Ｔ１
よりキー押圧解除時間Ｔ２までの時間幅より著しく短か
い時間幅Ｔ１〜Ｔ６だけＣＰＵ１に通電することができ
、大巾な電力１９ページ 消費の節減を図ることができる。

（Ｂ）　　タイマー回路によるｃｐｔｒの電源オン、オ
フ制御 タイマー回路１ｏは第６図に示すようにクロックパルス
発生回路７の出力を受けてこれを分周する分局器１０−
１とこの分局器１〇−１の出力を受けてダウンカウント
する秒。

分２時用のそれぞれのプリセッタブルカウンタ１０−２
．１０−３．１０−４及びこれらのカウンタ１０−２．
　１０−３．　１０−４の各データをＣＰＵ、１のデー
タバスＤｏ−Ｄ７に伝達するバッファ１０−５．１０−
６．　１０−７により構成されている。プリセッタブル
カウンタ１０−２９１０−３．１Ｏ−４１７）プリセッ
ト入力端はそれぞれｃｐｔｚのデータバスに並列に接続
されており、アドレスデコード／チップセレクト信号発
生回路２からの出力Ｃ３ＴＳＷ、　Ｃ５ＴＭＷ、　（８
ＴＨＷ　　によって各々０ＰＵ１がデータバスを介して
指定するデータを各々のカウンタ１０−２．１０−３゜
１ｏ−４にプリセットできるように構成されている。た
とえば、今ｏ３時６１分２９秒全プリセットしたとする
と分周器１ｏ−１の１秒間隔のパルスで順次減算され３
時間５１分２９秒後に最上位のカウンタ１０−４よりボ
ロー信号が出力されこれがＯＲゲート１２−２を介して
割り込み信号メモリー１２−３の出力をハイレベルにす
る。その結果、キー押圧時と同じようにＣＰＵ１が通電
される。第３図において時間Ｔ７の状態はタイマー１０
よりボロー信号が発生した状態を示している。

この状態でもキー抑圧時と同様に割込み信号メモＩＪ−
１２−３の出力やｃｐｔｚの電源がそれぞれ第３図Ｂ、
　Ｏに示すように時間ｔ７において立上り、リセット信
号が第３図りに示すように所定時間遅れて立上る。した
がってＣＰＵ１はこの時点でリセット解除されその動作
を開始する。そして、その後もキー押圧時と同じように
電源オンオフメモリー１２−５に電源オンのデータを書
き込み、しかる後２１ページ 割込み信号メモリー１２−３’！ｉｆ−リセットし、所
定の仕事をした後電源オフのデータを電源オン、オフメ
モリー１２−６に書き込み、ＣＰＴＪｌの電源をオフす
ることができる。

尚この場合割り込み信号メモリー１２−３を電源オン、
オフメモリーとして使用することも可能である。すなわ
ち、この場合には所定の仕事をした後時間ｔ８において
タイマー回路１ｏに新しいデータを再設定し、しかる後
時間ｔ９で割込み信号メモリー１２−３をリセットする
ことにより０ＰＨ１を容易に電源オフの状態にすること
ができる。

（０）周辺機器による電源オン、オフ制御周辺機器から
の割込み信号ＥＸＴ　ＩＮ’ｒ：はム）ｉＤゲート１２
−７を介してＣＰＵ１の割込み信号入力端に印加される
と共にＮＯＲゲート１２−４’ｉ介してスイッチ回路１
３にも印か口される。したがって、周辺機器からの割込
み信号ＫＸＴＩＮτが発生し次場合でもキー抑圧時と同
じ、ようにスイッチ回路１３がオン２２べ一゛ し、ＣＰＵ１に電源が印加され以降同様の動作を行なう
ことになる。

■）減電圧検出回路による制御 減電圧検出回路１１は電源８の電圧値を検出するシュミ
ット回路等の電圧検出器１１−１、その出力を記憶する
メモリー１１−２、その出力をアドレスデコード／チッ
プセレクト信号発生回路２からのセレクト信号Ｃ８ｖに
よってＣＰＵ１のデータバス之とえばＤ７に接続してＣ
ＰＵ１が上記メモリー１１−２に記憶された電圧値を読
みとれるようにする友めのバッファー１１−３より構成
されている。

そして、メモリー１１−２の出力は電圧制御回路のＯＲ
ゲー）１２−２の入力端にも印加される。

電源８の電圧が一定値より低下すると電圧検出器１１−
１の出力が変化し、これがメモリー１１−２に伝えられ
記憶される。そして、メモＩＪ−１１−２に記憶された
内容はそのままＯＲゲート１２−’２の入力として印加
され２３ベージ るためキー押圧時と同じようにＣＰＵ１が動作状態にな
る。ＣＰｔＦｌが動作状態になるとメモリー１１−２に
記憶された内容がバッファー１１−３を介してＣＰＵ１
に取込まれ電源電圧が一定値以下に低下したことを検知
す−・る。したがって、この検知により、たとえば表示
器５−３Ｋ　”ＰＯＷｉＣＲＴＲＡＢＬＩＣ”等の警告
表示を行なわせ、以降−切の仕事を受けつけないように
制（２）することができる。

尚、メモリー１１−２はアドレスデコード／チップセレ
クト信号発生回路２からのセレクト信号Ｃ８ｖによって
そごに記憶された内容が読出されるように構成されてお
り、上記セレクト信号ＧＳｖにより上記記憶された内容
が読出されるとその直後にリセットされるように構成さ
れている。

（１！：）　　キーボード／表示オン、オフ動作キーボ
ード６−２の任意のキーを押圧すると前述したようにｃ
ｐｔｚが動作を開始するため、不用意にキーを押し続け
た場合にはｃｐｔｚが断続的に動作して大きな電力を浪
費する危険性がある。これを防止するため、キーボード
／表示オン、オフメモリー１２−８、第２の電源オン、
オフメモリー１２−９゜インバータ１２−１０．１２−
１１．キーボード６−２内のオン、オフスイッチ６−２
１及び表示器用の電源制御回路１２−１２を設けている
。

キーボード／表示オン、オフメモリー１２−８はＤ型フ
リップフロップ回路によって構成されそのＤ入力端子に
はＣＰＵ１のデータラインＤｏが接続され、ストローブ
入力端にはアドレスデコード／チップセレクト信号発生
回路２からのセレクト信号ラインＣ８３が接続されてい
る。したがって、０ＰＵ１が上記メモリー１２−８にオ
ン又はオフのデータを書き込ことになる。

キーボード／表示オン、オフメモリー１２−８の出力は
ＡＮＤゲー）１２−１の入力及ヒオープンドレイいのイ
ンバータ１２−１０２６ページ の入力すなわちＮチャンネルトランジスタのゲート入力
として利用される。インバータ１２−１０の出力端はイ
ンバータ１２−１１の入力端に接続されると共にキーボ
ード−６−２内のオン、オフスイッチ６−２１を介して
アースさｎ１更に表示器用電源制御回路１２−１２の制
御入力端に接続される。インバータ１２−１１の出力端
は第２の電源オン、オフメモＩＪ−１２−９の入力端に
接続されており、上記インバータ１２−１１の出力がロ
ーレベルからハイレベルに変化したとき、上記メモリー
１２−９がその出力をローレベルがらハイレベルに変化
し保持するように構成されている。そして、メモリー１
２−９にはリセット入力とアドレスデコード／チップセ
レクト信号発生回路２からのセレクト信号Ｃ８４が印加
されており、このセレクト信号Ｃｌ３４によってリセッ
トされるように構成されている。

今、キーボード／表示オン、オフメモリー１２−８にア
ドレスデコード／チップセレク２６ページ ト信号発生回路２からのセレクト信号Ｃ８ａライン、デ
ータラインＤｏ　を介してＣＰＵ１よジオフのデータが
書き込まれたとする。この場合上記メモリー１２−８の
出力がローレベルになり、ムＮＤゲー）１２−１への入
力がローレベルになるため、キーボード６−２内の任意
のキーを押圧し、キーボード出力パッファ−６−３内の
ＯＲゲート６−３２の出力をローレベルからハイレベル
に変化させたとしてもムＮＤゲート１２−１の出力は変
化せず、ＣＰＵ１には依然として電源電圧が印加されな
い。この状態で、キーボード６−２内のオン、オフスイ
ッチ６−２１’ｉｉオンするとインバータ１２−１１の
入力がハイレベルからローレベルに変化し、その出力が
ローレベルからハイレベルに変化する。したがって第２
の電源オンオフメモリー１２−９はその出力がローレベ
ルからハイレベルに変化し、この状態全保持することに
なる。そして、その出力がＮＯＲゲー）１２−４を介し
てスイ２７ページ ツチ回路１３に印加されるためＣＰＵ１に電源が印カロ
されＣＰＵ１が動作を開始するようになる。ＣＰＵ１が
動作を開始するとセレクト信号Ｃ８３，データラインＤ
ｏ　の働きにより上記メモリー１２＝８にオンのデータ
が書き込まれることになり、その出力がローレベルから
ハイレベルに変化する。したがって、この状態でキーを
押圧した場合にはムＮＤゲー）１２−１の出力をハイレ
ベルにすることができ、ＣＰＵ１を動作させることがで
きる。

このようにキーボード／表示オン！オフメモリー１２−
８にオフのデータが書き込まれているとキーを押圧して
もＣＰｔＴ１を動作させることができないが、キーボー
ド６−２内のオン、オフスイッチ６−２１をオンしたと
きには上記メモリー１２−８のデータをオフデータに書
き換えることができ、以降キーの押圧によってＣＰＵ１
ｉ動作させることができる。

またキーボー　ド／表示オン、オフメモリー１２−８の
出力端はインバータ１２−１０を介してキーボード６−
２内のオンオフスイッチ６−２１．表示器用電源制御回
路１２−１２の制御入力端に接続されているので、オン
オフスイッチ６−２１をオンしたとき、あるいはメモリ
ー１２−８にオンデータを書き込ませたときに表示器用
電源制御回路１２−１２を駆動させ表示器６−３を動作
させることができる。

第６図は表示器用電源制御回路１２−１２のより詳細な
具体例を示している。側聞入力端は抵抗Ｉｈ　を介して
ＰＮＰ　）ランジスタＱ１のベースに接続され、上記ト
ランジスタＱ１のコレクタはＨＰＮトランジスタＱ２の
ベースに接続されると共に抵抗Ｒ４を介して接地されて
いる。そして、上記トランジスタＱ１のベース。

エミッタはそれぞれ抵抗Ｒ２＋Ｒ５を介してＶＤＤＯ電
源に接続されている。抵抗Ｒ１＋Ｒ２はインバータ１２
−１０のプルアップ用の抵抗を兼ねている。トランジス
タＱ２のエミッタは２９ページ 直接アースされコレクタは定電圧回路１２−１２１を構
成する直列トランジスタＱ３のコレクタに接続されてい
る。そして、トランジスタＱ３のエミッタは表示器用ド
ライバー６−２に接続されている。

キーボード６−２内のオン、オフスイッチ６−２１また
はインバータ１２−１０を構成するトランジスタのいず
れかがオンすればトランジスタＱ１．Ｑ２がそれぞれオ
ンし、表示器用ドライバー６−２に所望の電圧が印加さ
れこれが駆動される。したがって、これによって表示器
６−３が駆動される。

尚、第６図に示すようにインバータ１２−１０の出力端
にオンオフスイッチ６−２１゜インバータ１２−１１の
入力端をそれぞれ接続するように構成した場合にはこれ
らを集積回路化するときピン数を１本減らすことができ
好都合である。

以上、実施例より明らかなように本発明のマイコン装置
はｃｐｔｒ゛の電源ラインにスイッチ回路が３０ページ 接続され、このスイッチ回路がキーボードの任意のキー
の操作によってオンされると上記ＣＰＨに所定の電源が
印加され上記ＣＰ■が動作するように構成され、かつ上
記ＣＰＨの動作によってオフデータが書き込まれるメモ
リーを有しておりこのメモリーのオフデータによって所
望の仕事を終了した後上記スイッチ回路を自動的にオフ
し、ＣＰＵへの電源供給を断つように構成したものであ
り、したがって、本発明によれば指示待ちの状態にある
ときの電力消費を著しく小さくすることができ、全体と
して消費電力の小さい優れたマイコン装置を提供するこ
とができる。

【図面の簡単な説明】

第１図は本発明のマイコン装置における一実施例のブロ
ックダイヤグラム、第２図は同要部のより具体的な構成
を示すブロックダイヤグラム、第３図は同要部の動作を
説明するために画いた各部の波形図、第４図は同装置を
構成する割込み信号メモリーの具体的なブロックダイヤ
グラム、第６図はタイマー回路の具体的なブロックダイ
ヤグラ３１ページ ム、第６図は表示器用電源制御回路の具体的なブロック
ダイヤグラムである。 １・・・・・・中央処理装置（ＣＰＵ）、２・・・・・
・アドレスデコード／チップセレクト信号発生回路、３
・・・・・・システムＲＡＭ、４・・・・・・システム
ＲＯＭ、５−１・・・・・・表示器用ＲＡＭ、５−２・
・・・・・表示器用ドライバー、６−３・・・・・・表
示器、６−１・・・・・・キーボード走査ゲート回路、
６−１１〜６−１８・・・・・・ＯＲゲート、６−２・
・・・・・キーボード、６−２１・・・用オンオフスイ
ッチ、６−３・・・・・・キーボード出力パッファ−１
６−３１・・・・・・トライステートバッファー、６−
３２・・・・・・ＯＲゲート、７・・・・・・クロック
パルス発生回路、８・・・・・・電源、９・・・・・・
電源回路、１ｏ・・・・・・タイマー回路、１０−１・
・・・・・分周器、１０−２〜１ｏ−４・・・・・・プ
リセッタブルカウンタ、１〇−５〜１０−７・・・・・
・バッファー、１１・・・・・・減電圧検出回路、１１
−１・・・・・・電圧検出器、１１−２・・・・・・メ
モリー、１１−３・・・・・・バッファー、１２・・・
・・・電源側倒回路、１２−１・・・・・・ムＮＤゲー
ト、１２−２・・・・−・ＯＲゲー）、１２−３・・・
・・・割込み信号メモリー、１２−４・・・・・・ＮＯ
Ｒゲート、１２−６・・・・・・電源オンオフメモリー
、１２−６・・・・・・インバータ、１２−７・・・・
・・ムＮＤゲート、１２−８・・・・・・キーボード表
示、オンオフメモリー、１２−９・・・・・・電源オン
オフメモリー、１２−１０．　１２−１１・・・・・・
インバータ、１２−１２・・・・・・表示器用電源制御
回路、１２−１３・・・・・・リセット信号発生回路、
１２−１３１・・・・・・単安定マルチバイブレータ、
１２−１３２・・・・・・ＮＯＲゲート、１３・・・・
・・スイッチ回路、１４・・・・・・周辺回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
３５１Ｉ 第４図 第５図 １θ 第６図

Claims (1)

【特許請求の範囲】
1. 中央処理装置の電源ラインにスイッチ回路を接続し、こ
   のスイッチ回路をキーボードの任意のキーの操作により
   オンし、上記スイッチ回路を介して上記中央処理装置に
   所望の電源電圧を印加するように構成すると共に上記中
   央処理装置の動作により電源オフのデータが書き込まれ
   るメモリーを別に設け、このメモリーに書き込まれた電
   源オフのデータにより上記中央処理装置が所望の仕事を
   完了した後上記スイッチ回路を自動的にオフし、上記中
   央処理装置への電源電圧の供給を断つように構成したマ
   イコン装置。