JPH0620188Y2 - ワンチップ・マイクロコンピュータ - Google Patents

Description

【考案の詳細な説明】 ［考案の技術分野］ この考案はワンチップ・マイクロコンピュータに関す
る。

［従来技術とその問題点］ ワンチップ・マイクロコンピュータは、メーカーでの検
査等のためにチップのデバッグが行なえるように構成さ
れている。そのため、従来のものは予めチップ内にテス
ト・プログラムを内蔵していた。そして、デバッグを行
なうときはチップの外部からテスト端子を介してテスト
信号を与え、ＣＰＵに上記テスト・プログラムを実行さ
せる。これによりＣＰＵは上記テスト・プログラムに基
づき、ＲＯＭやＲＡＭに記憶された各種データを外部の
表示装置や印字装置に出力する。使用者は、その出力結
果によりチップのデバッグを行なっていた。

しかしながら、従来の内蔵テスト・プログラムによる方
法では、予めプログラムされたデバッグ処理しか行なえ
ず、デバッグが完全ではないという不都合があった。

［考案の目的］ この考案は上記のような実情に鑑みてなされたもので、
記憶手段自体に記憶されているデータが正しいデータで
あるか否かを外部装置を用いて確実かつ容易に確認する
ことができるワンチップ・マイクロコンピュータを提供
することを目的とする。

［考案の要点］ この考案は上記のような目的を達成するため、外部装置
から入力される制御信号に応じて記制御手段に対するク
ロックパルスの供給を停止して当該制御手段の動作を停
止させるクロック制御手段と、前記外部装置から入力さ
れる制御信号に応じて当該外部装置から出力されるアド
レス信号を記憶手段に供給し当該アドレス信号に基づい
て前記記憶手段に対するアドレス制御を行うアドレス制
御手段と、前記外部装置から入力される制御信号に応じ
て当該外部装置と前記記憶手段との間のデータの入出力
を制御する入出力制御手段とを具備したことを要点とす
る。

［考案の実施例］ 以下、この考案の一実施例を図面を参照して説明する。
図面は、ワンチップ・マイクロコンピュータの回路構成
を示すブロック図である。

図面において、１はワンチップ・マイクロコンピュータ
であり、次のように構成されている。

制御部２は、ＲＯＭ３に記憶された制御プログラム（プ
ログラム・データ）に従って各種のデータ処理を実行す
る。この制御部２にはデータバスおよびアドレスバスを
介してＲＯＭ３、フラグレジスタ４、インデックスレジ
スタ５、およびワークレジスタ６が接続されている。デ
ータバスは制御部２と各レジスタ間のデータの入出力の
ためのバスであり、アドレスバスは制御部２から各レジ
スタにアドレスデータを供給するためのバスである。

フラグレジスタ４は、データ処理に必要な各種のフラグ
情報（フラグ・データ）を記憶するものである。

インデックスレジスタ５は、ワークレジスタ６に記憶さ
れたデータのインデックス情報（インデックス・デー
タ）を記憶するものである。

ワークレジスタ６は、データ処理のための数値データ等
を記憶するものである。

また、データバスにはデータバッファ７が接続されてお
り、このデータバッファ７はデータバスのデータを外部
装置（後述するＭＰＵ１５）に送出し、あるいは外部装
置からのデータをデータバスに供給する。

同様に、アドレスバスにはアドレスバッファ８が接続さ
れており、このアドレスバッファ８はアドレスバスのア
ドレスデータを外部装置に送出し、あるいは外部装置か
らのアドレスデータをアドレスバスに供給する。これら
のデータバッファ７、アドレスバッファ８には、制御部
２から制御信号が夫々供給される。

ラッチ９は、後述するＭＰＵ１５等の外部装置からデバ
ッグのときに入力されるブレーク信号をラッチするもの
で、その出力は切換信号としてデータバッファ７、アド
レスバッファ８、デコーダ１０、セレクタ１１およびナ
ンド・ゲート１２の一方入力端子に供給される。

デコーダ１０は、アドレスバスのアドレスデータの一部
をデコードするもので、ラッチ９の出力によりデコード
動作が制御される。すなわちデコード１０は、ラッチ９
の出力が“１”のときはデコード動作をせず、ラッチ９
の出力が“０”のときにアクティブとなってアドレスバ
スのアドレスデータの一部をデコードし、セレクタ１１
に制御信号を出力ものである。

セレクタ１１は、制御部２から出力される３種類の制御
信号またはデコーダ１０から出力される３種類の制御信
号のいずれか一方を選択するもので、ラッチ９の出力に
より選択動作が制御される。すなわちデコーダ１０は、
ラッチ９の出力が“１”のときは制御部２からの制御信
号を選択し、ラッチ９の出力が“０”のときはデコーダ
１０からの制御信号を選択して、選択された各制御信号
をフラグレジスタ４、インデックスレジスタ５およびワ
ークレジスタ６に夫々供給する。

クロックパルス発生部１３はワンチップ・マイクロコン
ピュータ１に外付けされる発振回路１４の出力に基づい
て基本クロックパルスを発生しナンド・ゲート１２の他
方入力端子に供給する。そして、ナンド・ゲート１２を
介して基本クロックパルスが制御部２に供給される。制
御部２は基本クロックパルスに基づいて制御動作を行な
う。

発振回路１４は抵抗器、水晶発振子、およびコンデンサ
を含むものである。

ＭＰＵ（マイクロ・プロセッサ・ユニット）１５は、ワ
ンチップ・マイクロコンピュータ１のデバッグのために
接続される外部装置であり、キー入力部１６および比較
部１７を有する。キー入力部１６は、デバッグを行なう
所望のアドレスデータを使用者が入力するためのもので
あり、比較部１７はアドレスバスのアドレスデータとキ
ー入力部１６から入力されたアドレスデータとを比較す
るためのものである。

またＭＰＵ１５は、デバッグのときチップセレクト信号
ＣＳ、読出し（リード）信号ＲＤおよび書込み（ライ
ト）信号の各制御信号を上記データバッファ７に送出す
ると共に、ワンチップ・マイクロコンピュータ１をデバ
ッグ用に切換えるためのブレーク信号（制御信号）をラ
ッチ９に送出する。さらに、制御部２からはマシンサイ
クル信号がＭＰＵ１５に供給されて、制御部２とＭＰＵ
１５との同期がとられる。

次に、この実施例の動作を説明する。まず、使用者はキ
ー入力部１６を操作してデバッグを行ないたい処理に応
じて所望のアドレスデータを入力する。このアドレスデ
ータはＭＰＵ１５により読み込まれ、比較部１７に記憶
される。このとき、ワンチップ・マイクロコンピュータ
１が動作中であり、アドレスバスのアドレスデータは、
制御部２からの制御信号に基づいてアドレスバッファ８
に一時保持された後、ＭＰＵ１５および比較部１７に供
給される。

そして、アドレスバッファ８を介して送出されるアドレ
スデータが比較部１７に記憶されたアドレスデータと一
致すると、比較部１７からＭＰＵ１５に対して一致信号
が出力される。

ＭＰＵ１５は、この一致信号を検出した後、制御部２か
ら供給されるマシンサイクル信号と同期をとってブレー
ク信号（“１”信号）を出力する。

このブレーク信号はラッチ９に入力され、ラッチ９の出
力は“１”から“０”に切換わる。このラッチ９の出力
（“０”信号）はデータバッファ７、アドレスバッファ
８、デコーダ１０、セレクタ１１およびナンド・ゲート
１２の一方入力端子に供給される。

その結果、ワンチップ・マイクロコンピュータ１の内部
はデバッグのために、次のように切換えられる。

ナンド・ゲート１２の一方入力端子に“０”信号が入
力されるのでナンド・ゲート１２が閉じ、制御部２に対
するクロックパルス発生部１３からのクロックパルスの
供給が停止される。すなわち、制御部２の動作はこの時
点で停止する。

アドレスバッファ８は、ラッチ９の“０”出力に基づ
いて入力バッファとなりＭＰＵ１５から出力される制御
データまたはアドレスデータをアドレスバスに供給す
る。

データバッファ７は、ＭＰＵ１５から出力される各制
御信号、すなわち、チップセレクト信号ＣＳ、読出し信
号ＲＤおよび書込み信号に応じて動作される双方向バッ
ファとなる。

デコーダ１０は、ラッチ９の“０”出力によりアクテ
ィブとなる。このとき、ＭＰＵ１５はアドレスバッファ
８を介してアドレスバスに制御信号を出力する。従っ
て、アドレスバスの制御信号はデコーダ１０によりデコ
ードされ、これに基づく３種類の制御信号がセレクタ１
１に出力される。

セレクタ１１は、デコーダ１０から出力された３種類
の制御信号を選択して、これらの制御信号をフラグレジ
スタ４、インデックスレジスタ５およびワークレジスタ
６に夫々供給する。

この状態でＭＰＵ１５の制御に基いて、ＲＯＭ３に記
憶された制御プログラム（プログラム・データ）を読み
出してＲＯＭ３をデバッグすることができる。また、同
じくフラグレジスタ４、インデックスレジスタ５および
ワークレジスタ６に対するデータの入出力を行なって各
レジスタをデバッグすることができる。

［考案の効果］ 以上詳述したように、この考案によれば、外部装置から
入力される制御信号に応じて制御手段に対するクロック
パルスの供給を停止して当該制御手段の動作をクロック
制御手段にて予め停止させておき、その停止状態で、前
記外部装置から入力される制御信号に応じて当該外部装
置から出力されるアドレス信号を前記記憶手段に供給し
当該アドレス信号に基づいて記憶手段に対するアドレス
制御を行い、また前記外部装置から入力される制御信号
に応じて当該外部装置と記憶手段との間のデータの入出
力を制御する構成としているので、外部装置から入力さ
れる制御信号に応じて、記憶手段自体に記憶されている
データが正しいデータであるか否かを確実かつ容易に確
認することができる。

【図面の簡単な説明】

図面はこの考案の一実施例を示す回路構成図である。 １…ワンチップ・マイクロコンピュータ、２…制御部、
３…ＲＯＭ、４…フラグレジスタ、５…インデクッスレ
ジスタ、６…ワークレジスタ、７…データバッファ、８
…アドレスバッファ、９…デコーダ、１０…セレクタ、
１１…ラッチ、１２…ナンド・・ゲート、１３…クロッ
クパルス発生部、１４…発振回路、１５…ＭＰＵ（マイ
クロ・プロセッサ・ユニット）、１６…キー入力部、１
７…比較部。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】各種データを記憶する記憶手段と、クロッ
   クパルスを発生するクロックパルス発生手段と、このク
   ロックパルス発生手段から出力されるクロックパルスに
   従って前記記憶手段をアドレス制御する制御手段とを具
   備したワンチップ・マイクロコンピュータであって、 外部装置から入力される制御信号に応じて前記制御手段
   に対する前記クロックパルスの供給を停止して当該制御
   手段の動作を停止させるクロック制御手段と、 前記外部装置から入力される制御信号に応じて当該外部
   装置から出力されるアドレス信号を前記記憶手段に供給
   し当該アドレス信号に基づいて前記記憶手段に対するア
   ドレス制御を行うアドレス制御手段と、 前記外部装置から入力される制御信号に応じて当該外部
   装置と前記記憶手段との間のデータの入出力を制御する
   入出力制御手段と、 を具備したワンチップ・マイクロコンピュータ。