JPS58127347A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
本発明はマスター・スライス方式で設計される半導体装
置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device designed using a master slice method.
近年、集積回路の規模が増大するに従って、論理回路を
集積化する一手法としてマスター・スライス方式が一般
的になってきた。いわゆるゲート・アレーもマスター・
スライス方式による設計手法の一種で、その設計手法と
は、論理回路設計で要求される機能の集積化を実現する
際に、あらかじめ基本的な論理回路機能たとえばＮＡＮ
Ｄ機能、ＮＯＲ機能、７リツプ・フロップ機能、等が設
計されている集合体（これをファンクシ嘗ン・ブロック
＝ｐ、Ｂと呼ぶ）を準備しておき、これらのＦ、Ｂを組
み合せ、さらに集積回路として実現する場合はトランジ
スタ、抵抗等の如く基本素子が設計源の基板（これをマ
スター・スライスの下地と呼ぶ）上に上述のＦ、Ｂ間の
結線奄金属配線のみを設計する設計方式である。In recent years, as the scale of integrated circuits has increased, the master slice method has become common as a method for integrating logic circuits. The so-called gate array is also a master
This is a type of design method using the slicing method. This design method is used to integrate basic logic circuit functions such as NAN in advance when realizing the integration of functions required in logic circuit design.
Prepare a set of designed functions such as D function, NOR function, 7 lip-flop function, etc. (this is called function block = p, B), combine these F and B, and further When realizing an integrated circuit, a design method is used in which basic elements such as transistors, resistors, etc. are designed on a substrate (this is called the master slice base), and only the metal wiring between F and B mentioned above is designed. It is.
マスター・スライス方式による大規模集積回路（以下Ｌ
ＳＩと称する）の設計は、従来の設計方式に比較すると
、上述のＦ、Ｂは論理回路機能としては、すでに設計済
で他のＬＳＩ品種に使用されていたシ、ＴＥＧ等によ、
９ＬＳＩとしては試作済であるため、充分にその性能予
測が可能で論理回路設計の精度を向上できる。Large-scale integrated circuit (hereinafter referred to as L) using the master slice method
Compared to the conventional design method, the design of F and B (referred to as SI) is based on logic circuit functions such as SI, TEG, etc. that have already been designed and used in other LSI products.
Since the 9LSI has already been prototyped, its performance can be sufficiently predicted and the accuracy of logic circuit design can be improved.
さらにＬＳＩ化の際、マスター・スライス方式による設
計は通常の方法としては金属配線のみの設計であるため
、いわゆるレイアウト設計の際のミスは少なくなシ、か
つ設計工数の削減になシ設計期間の短縮を計れる。金属
配線のみの設計による長所は規格化が可能でプリント板
の配線設計手法がＬＳＩ設計にも応用でき設計者の熟練
度を必要としなくなる。またさらにＬＳＩ設計に関係す
るＣＡＤ手法が容易に適応できレイアウト設計の精度を
向上できる。Furthermore, when designing an LSI, the master slice method usually involves designing only metal wiring, so there are fewer mistakes in layout design, and it also reduces design man-hours and reduces the design period. You can measure the shortening. The advantage of designing only metal wiring is that it can be standardized, and the wiring design method for printed circuit boards can be applied to LSI design, eliminating the need for designer skill. Furthermore, CAD techniques related to LSI design can be easily applied, and the accuracy of layout design can be improved.
一方ＬＳＩの製造面からは前述のマスター・スライスの
下地に含まれるトランジスタの如き基本素子の製造は、
ＬＳＩの品種に特有なものでなく、いわゆる拡散工程の
みで可能なので、従来のＬＳＩの製法と同一にでき、さ
らに拡散工程まで完了したマスター・スライスの下地を
ストックしておけば、ある種の機能を持ったＬＳＩの製
造は前述のストックされたマスター・スライスの下地に
さらに金属配線工種を施すだけでよいので、専用設計に
よるＬＳＩの製造期間に比較し、その製造工期を大幅に
短縮できる。On the other hand, from the perspective of LSI manufacturing, the manufacturing of basic elements such as transistors included in the base of the master slice described above is as follows:
It is not unique to the type of LSI and can be done only through the so-called diffusion process, so it can be manufactured using the same method as conventional LSIs.Furthermore, if you stock the base of master slices that have completed the diffusion process, certain functions can be achieved. In order to manufacture an LSI with this, it is only necessary to further perform metal wiring on the base of the above-mentioned stocked master slice, so the manufacturing time can be significantly shortened compared to the manufacturing period of an LSI with a dedicated design.
以上の如くマスター−スライス方式によシ設計されたＬ
ＳＩは多くの優位性をもっている。As described above, L designed by the master-slice method
SI has many advantages.
マスター・スライスの下地の構成は、基本素子を数個含
む構成（これを基本セルｌと呼ぶ）を第１図の如くアレ
ー状に配列したり又は第２図の如くブロック状配列にし
たセル列５を含み、さらに外部端子３へ接続される入出
力パラフッ部２を含んでいるのが一般的である。電界効
果型トランジスタを基本素子として構成されているマス
ター・スライスの下地の場合、出力パラフッ部はＴＴＬ
レベル−コンパチブルで第３図の出力インバータ・トラ
ンジスタ１２および出力オフ・バッファ・トランジスタ
１１のプッシュプル回路構成で設計されることが多い。The structure of the base of the master slice is a cell row in which several basic elements (called basic cells) are arranged in an array as shown in Fig. 1 or in a block arrangement as shown in Fig. 2. 5 and further includes an input/output terminal 2 connected to an external terminal 3. In the case of the base of the master slice, which is composed of field-effect transistors as the basic elements, the output parallel part is TTL.
It is level-compatible and is often designed with a push-pull circuit configuration of output inverter transistor 12 and output off buffer transistor 11 as shown in FIG.
さらに出力インバータ・トランジスタ１２をエンハンス
メント屋電界効果トランジスタとし出力オフ・バッファ
・トランジスタ１１もエンハンスメント屋電界効果トラ
ンジスタを使用したＮチャンネルＭＯ８回路構成をとれ
る。Further, the output inverter transistor 12 can be an enhancement field effect transistor, and the output off buffer transistor 11 can also be configured as an N-channel MO8 circuit using an enhancement field effect transistor.
マスター・スライスの下地設計が完了すれば出力インバ
ータートランジスタ１２あるいは出力オフ・バッファ・
トランジスタ１１の幾何学的寸法は一義的に決まるため
出力バッファ回路の負荷電流特性および出力電圧レベル
は一義的に決まってしまう。Once the basic design of the master slice is completed, the output inverter transistor 12 or the output off buffer
Since the geometric dimensions of the transistor 11 are uniquely determined, the load current characteristics and output voltage level of the output buffer circuit are uniquely determined.
マスター・スライス方式によるＬ８Ｉの個別品種の設計
の際は、それぞれのＬＳＩ品種の外部接続端子の入力部
および出力部は一定には決まらないのが通常である。さ
らに出力部の電気的特性はＬＳＩの品種によシ、負荷特
性が異なるため一様にはならない。たとえば標準ＴＴＬ
とロー・パワー拳シ冒ットキＴＴＬとも駆動する場合そ
の負荷電流特性は異なる。従来のマスタースライスの下
地は前述の如く出力バッファ回路の特性は一義的に決ま
ってしまうため各々のＬＳＩ品種の負荷特性に適さない
欠点があった。When designing individual types of L8I using the master slice method, the input and output parts of the external connection terminals of each LSI type are usually not fixed. Furthermore, the electrical characteristics of the output section are not uniform because the load characteristics vary depending on the type of LSI. For example standard TTL
The load current characteristics are different when driving both the low-power punch kit TTL and the low-power punch kit TTL. As mentioned above, the characteristics of the output buffer circuit in the base of the conventional master slice are uniquely determined, which has the disadvantage that it is not suitable for the load characteristics of each type of LSI.
本発明の目的は以上の問題を解決したマスタ−スライス
方式による半導体装置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a master-slice type semiconductor device that solves the above problems.
本発明は１ＭＩＤ）？ンジスタで構成された出力バッフ
ァ回路並びにマスター・スライス方式にて製造される内
部セル１アレーを備える半導体装置において、前記出力
バッファ回路をあらかじめ形成された複数個のＭＩ８）
？ンジスタを選択配線して構成し所望の負荷特性を持た
しめたことを特徴とするものである。The present invention is 1MID)? In a semiconductor device including an output buffer circuit formed of a transistor and an internal cell array manufactured by a master slice method, the output buffer circuit is formed in advance in a plurality of MI8).
? The device is characterized in that it is constructed by selectively wiring transistors to provide desired load characteristics.
以下本発明をよシ詳しく通解するため、従来例として第
３図に示した出力バッファ部と第７図（ａ）、第８図（
ａ）に示したその負荷特性と、第４図（ｂ）、第５図（
ａ） 、 （ｂ）に示した本発明による実施例の出カバ
、ファ部と第７図（ａ）〜（ｃ）およびｊｌＩＢ図（ａ
ｌ 、 （ｂ）に示すその負荷特性とを参照し、それら
の特性を比較しながら説明する。Below, in order to understand the present invention in more detail, the output buffer section shown in FIG. 3 as a conventional example, FIG. 7(a), and FIG.
The load characteristics shown in a), Fig. 4(b) and Fig. 5(
The exit cover and fa part of the embodiment according to the present invention shown in a) and (b), and FIGS. 7(a) to (c) and FIG.
1 and its load characteristics shown in (b), and will be explained while comparing these characteristics.
第３図における出力オフ豐バッファ・トランジスタ１１
および出力インバータートランジスタ１２は第６図の特
性を有している。実施例のマスター・スライスの下地は
第４図（ａ）に示すよりに基本トランジスタ２２を５個
含む出力バッファ構成２１を有し、基本トランジスタ２
２は第３図の出力オフ−バッファ・トランジスタ１１お
よび出力インバータ・トランジスタ１２と同機９Ｉ￥ｆ
性を有するものとする。さらにトランジスタ２３〜３７
までもトランジスタ２２と同一特性を有する。従来の出
力バッファ回路の出力特性のうち出力低レベル電圧と負
荷電流特性の関係は第７図（ａｌの如く負荷電流２ｍＡ
のとき出力低レベルは０．３Ｖである。負荷・−流２ｍ
ＡはＬＳＩから標準ＴＴＬ １個あるいはロー・パワー
・シ璽ットキＴＴＬを４個駆動ス石場合に和尚する。一
方、・出力高レベル電圧と負荷電流特性の関係は第８図
（ａ）の如く平均のインピーダンスは６０００程度であ
る。Output off buffer transistor 11 in FIG.
The output inverter transistor 12 has the characteristics shown in FIG. The base of the master slice of the embodiment has an output buffer structure 21 including five basic transistors 22 as shown in FIG.
2 is the output off-buffer transistor 11 and output inverter transistor 12 in FIG. 3 and the same machine 9I￥f
shall have a gender. Furthermore, transistors 23 to 37
Even the transistor 22 has the same characteristics as the transistor 22. Among the output characteristics of a conventional output buffer circuit, the relationship between the output low level voltage and the load current characteristics is shown in Figure 7 (at a load current of 2 mA as shown in al.
When , the output low level is 0.3V. Load/flow 2m
A is suitable for driving one standard TTL or four low power shuttling TTLs from LSI. On the other hand, the relationship between the output high level voltage and the load current characteristics is as shown in FIG. 8(a), and the average impedance is about 6000.
本発明による第１の実施例として、出力バッ７ア構成２
１において第４図（ｂ） Ｋ示す如く、トランジスタ２
３を出力オフ・バッファ・トランジスタとしてトランジ
スタ２４を出力インバータ・トランジスタとして金属配
線で接続し、トランジスタ２５．２６．２７は接続しな
い。このときの出力特性はトランジスタ２３．２４がト
ランジスタ１１．１２と同様の特性を有していることか
ら、従来の出力特性と同一の特性を容易に実現できる。As a first embodiment of the present invention, the output buffer configuration 2
1, as shown in FIG. 4(b) K, the transistor 2
3 as an output-off buffer transistor, transistor 24 as an output inverter transistor, and connected by metal wiring, and transistors 25, 26, and 27 are not connected. Since the transistors 23 and 24 have the same characteristics as the transistors 11 and 11, the output characteristics at this time can easily be the same as the conventional output characteristics.
その特性は第７図（ｍｌおよび第８図（−に示す。Its properties are shown in Figure 7 (ml) and Figure 8 (-).
第２の実施例として、第５図（ａ）の如くトランジスタ
２８．２９とをさらにトランジスタ３０，３１゜３２と
を金属配線で並列接続し、トランジスタ２８゜２９を出
力オフ・バッファ・トランジスタとしてトランジスタ３
０，３１．３２を出力インバータ・トランジスタとして
出力バッ７アを構成する。本実施例の出力低レベル電圧
と負荷電流特性は第７図（ｂ）に、出力高レベル電圧と
負荷電流特性は第８図（ｂｌにそれぞれ示す。これらの
特性から明らか方様に駆動電流は従来のバッフ７回路に
比較し、低レベル電圧領域では０．３ｖのとき２ｍＡで
あったのが５．８ｍＡＫもなり大きく出来る。さらに高
レベル電圧領域ではその出力特性は第８図（ｂ）から出
力インピーダンスは３９０Ω穆度となシ従来のバッファ
回路に比較し低く出来る。第２の実施例はＬＳＩの駆動
能力が要求されるパス系の駆動に適用すればその効果は
大である。As a second embodiment, as shown in FIG. 5(a), transistors 28, 29 and transistors 30, 31, 32 are connected in parallel with metal wiring, and transistors 28, 29 are used as output-off buffer transistors. 3
0, 31, and 32 are used as output inverter transistors to form an output buffer. The output low level voltage and load current characteristics of this example are shown in Figure 7(b), and the output high level voltage and load current characteristics are shown in Figure 8 (bl).It is clear from these characteristics that the drive current is Compared to the conventional 7-buffer circuit, in the low-level voltage region, the 2 mA at 0.3 V can be increased to 5.8 mAK.Furthermore, in the high-level voltage region, the output characteristics are shown in Figure 8 (b). The output impedance is 390Ω, which can be lower than that of the conventional buffer circuit.The second embodiment is highly effective when applied to drive a path system that requires LSI drive capability.
第３の実施例として第５図（ｂ）の如くトランジスタ３
３を出力オフ・バッファψトランジスタとして、トラン
ジスタ３４，３５，３６．３７を金属配線で並列接続し
出力インバータ・トランジスタとして出力バッファを構
成する。本実施例の出力低レベル電圧と負荷電流特性は
第７図（Ｃ） Ｋ、出力高レベル電圧と負荷電流特性は
第８図（ｍ）にそれぞれ示す。As a third embodiment, a transistor 3 as shown in FIG.
3 is an output off buffer ψ transistor, and transistors 34, 35, 36, and 37 are connected in parallel with metal wiring to form an output buffer as an output inverter transistor. The output low level voltage and load current characteristics of this embodiment are shown in FIG. 7(C), and the output high level voltage and load current characteristics are shown in FIG. 8(m).
出力低レベル電圧に注目すれば、従来の出力バッフ７回
路に比較し、同一負荷電流では出力低レベル電圧をよシ
小さく出来る。負荷電流２ｍＡのとき従来の出力バッフ
ァ回路は０．３Ｖであるが０．０４Ｖとカリ出力低レベ
ルの！−ジンを確保できる。Focusing on the output low level voltage, compared to the conventional output buffer 7 circuit, the output low level voltage can be made much smaller with the same load current. When the load current is 2mA, the conventional output buffer circuit outputs 0.3V, but the output is 0.04V, which is a low level! -You can secure gin.
前述の実施例からも明らかな様に、マスター・スライス
の下地の出力バッフ７回路に基本寸法のトランジスタを
十分に準備すれば、トランジスタの設計変更なしに、外
部接続条件による出力構成が得られ、容易にマスター・
スライス方式にょゐＬＳＩの設計が可能となる。As is clear from the above embodiment, if enough transistors of basic dimensions are prepared in the output buffer 7 circuit under the master slice, an output configuration according to external connection conditions can be obtained without changing the transistor design. Easy to master
It becomes possible to design LSI using the slice method.
第１図はマスター・スライスの下地の概要を示す平面図
、第２図は基本セルをブロック状に構成した平面図、第
３図は従来の出力バッファ構成を示す回路図、第４図ｒ
ａ＞ 、 （ｂ）および第５ 図（ａｌ 、 Ｃｂａｌ
ｄ本発明の実施例による出力バッファ構成を説明するた
めの回路図、第６図はトランジスタ特性例を示す特性図
、第７図および第８図は出力バッファの負荷特性例を示
す特性図である。
！・・・・・・基本セル、２・・・・・・入出力セル、
３・・川・外部接続端子、４・・・・・・内部セル・ア
レー、５・・・・・・ブロック・アレー、６・・団・内
部セル・アレー、１１・・・・・・出力オ７・バ、ｙフ
ァートランジスタ、１２・・・・・・出力インバーター
ト２ンジスタ、２１・・川・出力バッファ構成、２２〜
３７・・・・・・基本トランジスタ。
第 １ 図
躬 ２ 図
第 ３ 図
αυ Ｃ閃第 ４ 区
（’（１） （レノ躬 ５
図
絡 Ｉ！ｌ） 閃
ｌ６ｔ（領Ａ）
８ ｑ 凶Fig. 1 is a plan view showing the outline of the base of the master slice, Fig. 2 is a plan view showing basic cells arranged in blocks, Fig. 3 is a circuit diagram showing the conventional output buffer configuration, Fig. 4
a>, (b) and FIG. 5 (al, Cbal
dA circuit diagram for explaining an output buffer configuration according to an embodiment of the present invention, FIG. 6 is a characteristic diagram showing an example of transistor characteristics, and FIGS. 7 and 8 are characteristic diagrams showing examples of load characteristics of the output buffer. . ! ...Basic cell, 2...Input/output cell,
3... External connection terminal, 4... Internal cell array, 5... Block array, 6... Group internal cell array, 11... Output 7, y far transistor, 12...output inverter 2 transistor, 21...output buffer configuration, 22~
37...Basic transistor. Fig. 1 Fig. 2 Fig. 3 αυ C Sen Section 4 ('(1)
Diagram I! l) Flash l6t (territory A) 8 q evil
Claims (1)
路並びにマスター・スライス方式にて製造される内部セ
ル−アレーを備える半導体装置にお１いて、前記出力バ
ッファ回路をあらかじめ形成された複数個のＭＩＤ）？
ンジスタを選択配線して構成し所望の負荷特性を持たし
めたことを特徴とする半導体装置。 。 （２） 前記出力バッファ回路はプッシュプル回路を
含み、前記プツシ具プル回路は出方インバータ・トラン
ジスタと出方オフ・バッファ・トランジスタとで構成さ
れていることを特徴とする特許請求の範囲第１項記載の
半導体装置。 （３） 前記出力インバータ・トランジスタまタハ前
記出力オ７−バッ７ア・トランジスタは複数個の基本寸
法にて設計されたＭＩ８ ） ？ンジスタの並列接続に
より構成されていることを特徴とする特許請求の範囲第
２項記載の半導体装置。[Claims] In a semiconductor device including an output buffer circuit composed of fl1MI8 transistors and an internal cell array manufactured by a master slice method, the output buffer circuit is formed by forming a plurality of pre-formed cells. MID)?
1. A semiconductor device characterized in that it is configured by selectively wiring transistors to have desired load characteristics. . (2) The output buffer circuit includes a push-pull circuit, and the push-pull circuit is composed of an output inverter transistor and an output off-buffer transistor. 1. Semiconductor device described in Section 1. (3) Is the output inverter transistor or output inverter transistor designed with multiple basic dimensions? 3. The semiconductor device according to claim 2, wherein the semiconductor device is constructed by connecting transistors in parallel.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030082A JPS58127347A (en) | 1982-01-26 | 1982-01-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030082A JPS58127347A (en) | 1982-01-26 | 1982-01-26 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58127347A true JPS58127347A (en) | 1983-07-29 |
Family
ID=11746405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030082A Pending JPS58127347A (en) | 1982-01-26 | 1982-01-26 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127347A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0150423A2 (en) * | 1983-12-17 | 1985-08-07 | Kabushiki Kaisha Toshiba | C-MOS basic cells arrangement |
| US5162893A (en) * | 1988-05-23 | 1992-11-10 | Fujitsu Limited | Semiconductor integrated circuit device with an enlarged internal logic circuit area |
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-
1982
- 1982-01-26 JP JP1030082A patent/JPS58127347A/en active Pending
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