JPS5812678B2 - 半導体集積回路ｒｏｍ - Google Patents

Description

【発明の詳細な説明】 本発明は導体のマトリックスアレーを用いるタイプの半
導体集積回路リードオンリメモリに係もリードオンリメ
モリ（ＲＯＭ）のような半導体集積回路アレーに共通の
特徴は、ビット導体で決められる点で交差するＸ及びＹ
導体のパターンである。

Ｘ及びＹ導体は半導体物質に隣接する２つの異なるレベ
ルに２つの異なる物質（金属及び多結晶質シリコン）で
形成され、絶縁物層によって隔てられている。

以下でしばしば“ビット導体”と称するＹ導体は同じレ
ベルに形成された導電性接地導体と交互に置かれている
。

情報はそのようなメモリー中に、例えば選択されたＹ導
体と接地導体との間にスイッチできる短絡回路を形成す
ることにより、Ｘ導体を経て２つの導体が交差する交点
のビット位置でＹ導体をスイッチすることによって永久
に記憶される。

スイッチングは、例えば、Ｘ導体を経てアクセスされる
ゲートをもったＮ−チャンネルＭＯＳ素子によって行な
われる。

このタイプの装置では各々のビット導体が例えばＰ−チ
ャンネルＭＯＳ素子のドレイン電極に接続され、前記素
子のソース電極は電源ＶＤＤに接続されているのが普通
である。

Ｐ−チャンネルＭＯＳ素子のゲートもまた同様に信号φ
の電源に並列に接続されている。

接地導体はＮ−チャンネルＭＯＳ素子のドレイン電極に
並列に接続され、前記素子のソース電極は接地されてい
る。

信号φはまた（共通）Ｎ−チャンネル素子のゲート電極
に印加される。

従って、Ｐ−チャンネル素子が付勢された場合、Ｎ−チ
ャンネル素子は消勢され、またその逆となるビット導体
と、それと交差しているＸ導体との間にある所定の交点
でビット導体をその次に並んでいる接地導体に接続する
ことにより装置中に情報が永久的に記憶されるが、この
場合先に述べたようにＸ導体を経てゲートされるＮ−チ
ャンネル素子を通して接続が形成される。

従ってＲＯＭ内に記憶された情報はデジタル符号、１及
び０で表わされ、これらはＹ及びＸ導体の交点或いは叉
点に永久的に記憶される。

各々の０はＹ導体と地気（或は基準電位）導体間の短絡
接続によって定められ、１はＹ導体と地気との間の開回
路即ち無接続によって定められる。

以下に記載する実施例では、ＲＯＭはワード構成になっ
ていて、従ってＸ導体は“ワード導体”と称する。

上に述べたように接地導体を有するＲＯＭの動作では、
信号φは全てのＰ−チャンネル素子及び（共通）Ｎ−チ
ャンネル素子のゲートに印加され、電流がビット導体を
経て関連する接地導体に流れ、この場合前記ビット位置
でＮ−チャンネル素子を経て地気への短絡が起きる。

ビット導体と関連する接地導体とが相互に短絡していな
い場合には前記ビット導体と前記接地導体の間には電位
差があり、ビット導体に接続された検出器はこの状態を
表示する。

ＲＯＭは動作中にワード導体を選択する働きをする翻訳
器又はデコーダを備えている。

集積回路素子ではデコーダ及びＲＯＭは単一の集積回路
の一部として形成され、この場合デコーダはＲＯＭと同
様の形式であるがＲＯＭに対して９０°方向を変えたよ
うになっていて、金属“ビット導体”はＲＯＭの多結晶
質シリコンワード導体に電気的に接続されている。

マイクロ・プロセッサではデコーダ及びＲＯＭ構体は時
には（いわゆる）プログラム可能論理アレー〔ＰＬＡ〕
としても用いられ、単一の半導体チップ内に設定された
他のいくつかの論理回路を制御する働きをする。

従来の装置ではＲＯＭのビット導体を接続する導体はビ
ット導体の一端で通信路（母線）に外部接続するため集
成されるが、この通信路はチップの相当な領域を占める
ＲＯＭの両側の大半を占有する。

マイクロプロセッサと多くのＲＯＭ構体では、チップ領
域を確保し、これをできるだけ効果的に用いることが重
要であり、本発明はこの問題に対処するものである。

上に述べられているように多くのＲＯＭプログラムには
多数のワード導体位置があり、それぞれの位置に沿って
最後の交点とその最後の交点の前の連続した交点は各々
２進符号１を決める。

各２進符号１はワード導体と基準電位との間の開回路に
よって規定される。

便宜上そのようなワード導体位置の終端での１の連続を
ターミナル・ストリングと呼ぼう。

ワード導体の数は通常ビット導体の数を大巾に超えるの
で、メモリーは、多くの場合そのようなターミナル・ス
トリングスが発生するビット導体の数に等しい少なくと
も多数のワード導体を含んでいる、ワード導体はターミ
ナル・ストリングが発生する各場合に切断され、そして
ワード導体を短縮することによって利用できるようにな
った領域でビット導体への電気的接続が行われ得ること
が判った。

その電気的接続は、（多結晶質シリコン）ワード導体と
同じレベルにある多結晶質シリコンを用いて行うことが
でき、ワード導体の途切れとみることができる。

その結果面積を相当節約，することができる。

本発明を以下図面につりで説明する。

第１図はマイクロプロセッサとして動作する集積回路チ
ップＩＣのブロック線図である。

チップはデコーダ１１及びＲＯＭ１２から成る論理アレ
ー、ＰＬＡを含む。

デコーダとＲＯＭの両方はよく知られている素子である
のでここではあまり詳しく詳述しない。

本発明の性質と本発明の利点を説明するために、素子と
その構造は概略的に描いてある。

本図のブロック図はＩＣの領域の利用を示す。

図に仮想線で領域１３が示されているが、この領域１３
は従来技術ではビット導体に対するリード接続によって
通常占有されている。

論理アレーのワード導体がビット導体との交点で終端す
るときに節約されるのは真にこの領域１３であり、該交
点では接地に対する短絡素子が生じ、そして別の短絡素
子は要らなくなる。

第２図は第１図のＰＬＡの構造を概略的に示す。

ＲＯＭは交互に並んだビット導体及び接地導体１５Ｍ，
１５Ｍ＋１，１５Ｍ＋２・・・・・・とから成り、図面
の横方向に延び、ワード導体と交差している。

ワード導体は１６１，１６２，１６３、・・・・・・で
示され、図において縦方向に延びている。

ワード導体は典型的には、半導体層に隣接する平面又は
レベルに多結晶質シリコン材料で形成される。

多結晶質シリコン層は金属の第２のレベルに備えて絶縁
層によって被覆され、金属の第２のレベルにビット導体
及び接地導体が形成される。

ビット導体及びワード導体はビット位置を形成するため
交差しており、そこによく知られているように情報を書
込むためにＭＯＳ素子が選択的に置かれる。

第３図はそのような交点に形成されたＭＯＳ素子の断面
を示す。

典型的な構造ではＮ一形シリコン基板２０が用いられ、
該基板上には典形的には拡散によってＰ形（ＴＵＢ）層
２１が形成される。

酸化物層２２は拡散Ｎ一形領域２３を規定するようにパ
ターン化される。

多結晶シリコンワード導体は２４で示され、金属ビット
導体は２５で示され、接地導体は２７で示されている。

周知の方法によって交点のあらかじめ決められた一部に
短絡素子が設けられている。

例えば第２図の交点３０では短絡素子３１が酸化物の開
口３２でビット導体１５Ｍを接続する。

素子３１はまた開口３５で接地導体１５Ｍ＋１を接続す
る。

信号ＶＤＤが印加された場合、短絡素子のためにビット
導体１５Ｍは短絡素子３１、接地導体１５Ｍ＋１更に（
その時閉じている）Ｎ−チャンネル装置３４を経て接地
される。

短絡素子のパターンは信号φがＰ−チャンネル装置（Ｐ
３６及びＰ３７）に印加された時、信号ＶＤＤに応答し
てどのビット導体が高電位になるかを決定する。

ワード導体に印加された信号に応答してメモリーの読み
出しが実行される。

（即ち、ワード導体の電位が高くなる。

）このことは第３図の断面図より理解されよう。

第３図の多結晶質ワード導体を第２図のワード導体１６
２に対応させ、第３図のビット導体２５及び接地導体２
７を第２図のビット導体１５Ｍ及び接地導体１５Ｍ＋１
に対応させて考えてみよう。

ワード導体１６２上の信号はこのとき第３図の両Ｎ＋領
域２３間に導電性チャンネルを形成する。

３１にＮ−チャンネルＭＯＳ素子が無い場合、ビット導
体１５Ｍ上に出力信号が発生する。

素子３１が有るために信号が発生しないのである。

従って短絡回路のパターンがＲＯＭの出力を決定するが
明らかである。

読み出し動作のためのワード導体の選択はＰＬＡのデロ
ーダ部分１１によって決定される。

この決定の仕方はデコーダの構造と同様に技術的によく
知られていて、それについては深く言及しない。

本発明を理解するために重要な事はビット導体とワード
導体のパターンが交点を決定するということと、それら
の交点に関連した短絡素子のパターンがＲＯＭに記憶さ
れた情報を決定するということである。

そのようなＲＯＭは特定のワード導体に関連した多くの
短絡素子によって特徴づけられる。

即ち、ＲＯＭの与えられたワード導体に沿ってみると、
そのワード導体に沿って設けた交点に関連した多数の短
絡素子をみることができる。

例えば第２図において、素子４０及び４１はワード導体
１６３に沿って設けた交点と関連している。

同様に、多くの短絡素子がワード導体１６２に関連して
いるものと解することができ、３１は交点３０に関連し
た最後のそのような素子としてとられている。

ワード導体１６２は図示のビット導体１５Ｍ＋２、接地
導体及び図で見て下の（図示されていない）ビット導体
上の多結晶質シリコン層内の領域を使用せずに残して交
点３０で終端している。

本発明に従ってメモリの中間でワード導体を終端するこ
とにより露出しているビット導体へリード接続するのに
用いるのは真にこの利用していない領域である。

このワード導体の長さを通常の長さよりも短かくレたこ
とにより多結晶質シリコンのレベルに利用できる領域が
確保され、そこに第２図で素子４５によって示されるビ
ット導体へリード接続する。

そのビット導体への接続はワード導体とビット導体のレ
ベルの間にある絶縁層の開口４６によってなされる。

一般のＲＯＭは多分１５０本のワード導体及び２７本の
ビット導体を有する。

ビット導体のうちの数本は一端から集積チップの他の機
能素子に接続されている。

それは機能素子がチップ内のＲＯＭの一端にあるからで
ある。

一つのそのような素子は第１図で“タイミング（ＣＯＭ
Ｓ）”と称するブロック５０で示されている。

ビット導体結線は第１図において５１で示され、これは
２７本のビット導体結線のうち６本を備えている。

第１図において１３で示される領域は“ラツチ（ＣＭＯ
Ｓ）”と称するブロック５２及び“デコーダ（ＣＭＯＳ
）”と称するブロック５３によって示されるような機能
素子に接続するリード線が占める領域である。

領域１３は本願で示されるＲＯＭの２７本のビット導体
結線のうち２１本を示す。

各々の結線は多分１５ミクロンの巾である必要があるの
で、領域１３は２１×１５ミクロンとなり、平均的２２
００ミクロンの長さで、６９３０００平方ミクロンの領
域を占めるようになる。

この領域はＲＯＭ内のワード導体を短縮することによっ
て確保され、多結晶質シリコンレベル内の領域にＲＯＭ
の側端からビット導体に接続する導線を収容する。

ブロック５２及び５３はインターコネクト領域と同様に
従来においてビット導体結線によって不必要に占められ
ていた占有領域を示す。

実施例のＲＯＭにおいて２１本のワード導体が短縮され
る必要があり、そこで利用できる値域が２７本のビット
導体のうち２１本を側方の結線に接続するのに用いられ
る。

メモリー内の情報のパターンはどのワード導体が短縮さ
れるべきかどうかを決定する。

短絡素子の存在が２進法のゼロを表示し、そのような素
子の不在が２進法の１を表示するという従来の方法を用
いても、ワード導体に沿う２進法の１のどのようなター
ミナルストリングの存在はワード導体を短縮したことに
よって阻害されない。

１５０本のワード導体の群において、２進法の１のター
ミナルストリングの起こる確率は１に近づく。

一般に、情報形態は、短縮されたワード導体がＲＯＭ内
に不規則的に分布するように規定されている。

ＲＯＭの写真を引き伸ばした有様は時には絹の靴下の伝
線を思い起こさせる。

しかし当業者には周知のように全ての１のストリングが
単一の領域に集中できるように情報を構成することがで
きる。

ストリングスが単一の領域に集積することは、ビット導
体へ接続するために特に重要ではないが、その重要性は
次のことを考慮した場合には強調されよう。

即ち、デコーダ１１は多くはＲＯＭと同様に構成される
が、このＲＯＭでは第２図に示されている縦の線は金属
層中にあり、横線は多結晶質シリコンのレベルにあると
いうことである。

短縮された導体がデコーダ内に集まることにより、利用
できる領域ができ、ここに拡大された機能回路或は更に
加わる機能回路を配置できるようになる。

縦及び横の線がここに記されているように短縮され得る
ということが理解された時に、このことが特に明らかに
なる。

そのような利用できる領域は、第１図では領域７０で示
されている。

これまで記載してきたことは本発明の原理の単なる実施
例にすぎない。

従って本願の特許請求の範囲に含まれるこの発明の精神
及び範囲から逸脱せずに当業者によって本実施例の多く
の改変形態が考案され得る。

以上本発明を要約すると次のとおりである。

（１）半導体物質の層と相互に隣接するワード導体及び
ビット導体とを備え、該ワード導体及びビット導体は絶
縁層によって分離され、相交の交点を規定し、半導体集
積回路ＲＯＭがあらかしめ決められたスイッチできる短
絡回路素子のパターンを含み、各々の短絡回路素子は該
ビット導体中の１つを該交点のうちの１箇所で接地した
半導体集積回路ＲＯＭにおいて、ワード導体パターンが
該短絡回路素子がある該交点の各々で終端し、その先の
残されたビット導体を露出して、そこにリード接続する
ことを特徴とする半導体集積回路ＲＯＭ。

（２）前記第１項に記載の半導体集積回路ＲＯＭにおい
て、 前記ＲＯＭは更に導電体を含み、導電体の各各は単一の
終端ワード導体に対応して、該そのままになった個々の
ビット導体上にあり、各々の該導電体は該ビット導体の
一つに電気的に接続されることを特徴とする半導体集積
回路ＲＯＭ。

（３）前記第２項に記載の半導体集積回路ＲＯＭにおい
て、 前記ビット導体は平行な接地導体の列に交互に並べて置
かれ、該素子はビット導体とそのすぐ次にある接地導体
を前記交点で電気的に接続し、手段は第１の信号に従い
該ビット導体に接続し、該接地導体を接地することを特
徴とする半導体集積回路ＲＯＭ。

（４）前記第３項に記載の半導体集積回路ＲＯＭにおい
て、 前記ＲＯＭは更に該ワード導体を選択的に付勢する集積
された手段を含むことを特徴とする半導体集積回路ＲＯ
Ｍ。

（５）前記第４項に記載の半導体集積回路ＲＯＭにおい
て、 前記短縮されたワード導体は一つの領域に集められるこ
とを特徴とする半導体集積回路ＲＯＭ。

（６）前記第１項に記載の半導体集積回路ＲＯＭにおい
て、 前記ビット導体及びワード導体は前記半導体の層に隣接
する第１及び第２のレベルに形成され、該ワード導体は
該ビット導体上の該第２のレベルに利用できる領域を残
して終端し、該第２のレベルはまた該ワード導体と並ん
でその終端位置から一定の間隔だけ離れた導体を含み、
該導体は前記絶縁層を通ってあらかじめ選択されたビッ
ト導体に電気的に接続されていることを特徴とする半導
体集積回路ＲＯＭ。

【図面の簡単な説明】

第１図は集積回路の一部のブロック図である。 第２図は第１図のマイクロプロセッサのＲＯＭ及びＰＬ
Ａ用のデコーダの概略線図である。 第３図は第２図内の交差点でのＲＯＭの断面図である。 主要部分の符号の説明、ワード導体・・・・・・１６、
素子・・・・・・３１、交差地点・・・・・・３０，４
６、ビット導体・・・・・・１５Ｍ，１５Ｍ＋２、導体
・・・・・・４５、第１のレベル・・・・・・２５，２
７，第２のレベル・・・・・・２４、接地導体・・・・
・・１５Ｍ＋１。

Claims (1)

1. 【特許請求の範囲】 １ 情報を記憶するための半導体集積回路ＲＯＭであっ
   て、該ＲＯＭは交差する第１と第２の導体から成るマト
   リックスアレーを有し、両導体は交点で絶縁され、記憶
   された情報は第２の導体の電圧をそれに対応する第１の
   導体上の信号に応じて変化させる素子が両導体の交点に
   存在するかしないかによって決定ざれる半導体集積回路
   ＲＯＭにおいて、 複数の第１の導体を第２の導体の全てとは交差しないよ
   うに短かくし、記憶された情報の一部を前記短かくされ
   た複数の第１の導体とその短かくされた複数の第１の導
   体に交差しない第２の導体との間に前記電圧を変化させ
   る素子が存在しないことによって部分的に規定し、前記
   短かくされた複数の第１の導体の各々によって得られた
   空き領域を対応するリード接続に利用し、各リード接続
   は、前記第１の導体に対して平行で且つ前記第２の導体
   の一つとコンタクトを形成しそしてそのコンタクトを形
   成した第２の導体の出力を与えることを特徴とする半導
   体集積回路ＲＯＭ。 ２ 特許請求の範囲第１項に記載のＲＯＭにおいて、 第１の導体及びリード接線と第２の導体との組合せは、
   導体のマトリックスアレーを形成することを特徴とする
   半導体集積回路ＲＯＭ。 ３ 特許請求の範囲第２項に記載のＲＯＭにおいて、 前記第１の導体上の信号に応じて前記第２の導体上の電
   圧を変化させる前記素子の各々はＭＯＳトランジスタか
   ら成り、前記第１の導体は前記ＭＯＳトランジスタのゲ
   ート電極を構成し、前記リード導体は前記第１の導体と
   構造が実質的に同じであり且つそれと対応した短かくさ
   れた第１の導体と実質的に整合していることを特徴とす
   る半導体集積回路ＲＯＭ。 ４ 特許請求の範囲第３項に記載のＲＯＭにおいて 前記第１の導体はワード導体であり、前記第２の導体は
   ビット導体であり、前記ビット導体は半導体本体内の第
   １のレベルの拡散領域によって規定され、ワード導体及
   びリード接続は前記半導体本体の上にある第２のレベル
   の多結晶シリコン導体であることを特徴とする半導体集
   積回路ＲＯＭ。 ５ 特許請求の範囲第４項に記載のＲＯＭにおいて、 マトリックスアレー中のワード導体の数がビツト導体の
   数より著しく多いことを特徴とする半導体集積回路ＲＯ
   Ｍ。