JPS58123224A - Monostable multivibrator - Google Patents

Monostable multivibrator

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JPS58123224A
JPS58123224A JP631182A JP631182A JPS58123224A JP S58123224 A JPS58123224 A JP S58123224A JP 631182 A JP631182 A JP 631182A JP 631182 A JP631182 A JP 631182A JP S58123224 A JPS58123224 A JP S58123224A
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JP
Japan
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transistor
output
voltage
level
pulse
Prior art date
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Pending
Application number
JP631182A
Other languages
Japanese (ja)
Inventor
Tadashi Yoshino
正 吉野
Yutaka Oota
豊 太田
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP631182A priority Critical patent/JPS58123224A/en
Publication of JPS58123224A publication Critical patent/JPS58123224A/en
Pending legal-status Critical Current

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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback

Landscapes

  • Amplifiers (AREA)

Abstract

PURPOSE:To prevent chattering from occurring at the trailing part of an output delay pulse even if a DC voltage from a DC power source has a fine noise component by changing reference voltage sources according to an output signal. CONSTITUTION:Transistors (TR) Q24 and Q25 constitute a differential amplifier; the time constant circuit of a resistance R25 and a capacitor C21 is connected to the base of the TRQ24 and the reference voltage generating circuit consisting of resistances R28 and R29 is connected to the base of the TRQ25. Further, a TR which turns on when an input is present is connected to the capacitor C21 and a similar TRQ26 is connected to the resistance R29. A TRQ27 is an output TR, whose collector output is connected to the base of a TRQ22 provided in parallel to an input TRQ21 to provide feedback. The circuit of a diode D21 and a resistance R32 operates at the trailing edge of the output pulse to prevent chattering.

Description

【発明の詳細な説明】 本発明は単安定マルチバイブレータに関するも2ページ のである。[Detailed description of the invention] The present invention also relates to monostable multivibrator page 2 It is.

従来の単安定マルチバイブレータは第1図の構成よりな
る。
A conventional monostable multivibrator has the configuration shown in FIG.

すなわち、第1図において、トランジスタQ1゜Q2お
よび抵抗R2でNORゲートを構成し、トランジスタQ
3.Q6でそれぞれパルス増巾回路を構成する。抵抗R
6およびコンデンサC1で時間設定回路を構成し、抵抗
R8,R9で基準電圧源を構成する。またトランジスタ
QQ、抵抗R6,R7で4嘗  6 差動増巾器を構成し、これを比較回路とする。トランジ
スタQ7と抵抗R11で検出回路を構成する。
That is, in FIG. 1, transistors Q1 and Q2 and resistor R2 constitute a NOR gate, and transistor Q
3. Each Q6 constitutes a pulse amplification circuit. Resistance R
6 and capacitor C1 constitute a time setting circuit, and resistors R8 and R9 constitute a reference voltage source. Further, a transistor QQ and resistors R6 and R7 constitute a 4/6 differential amplifier, which is used as a comparison circuit. The transistor Q7 and the resistor R11 constitute a detection circuit.

なお抵抗R1,R3,R4,R1゜は電流を制限するた
めの抵抗である。
Note that the resistors R1, R3, R4, and R1° are resistors for limiting the current.

このように構成された従来例の動作を説明する。The operation of the conventional example configured in this way will be explained.

先ず、入力パルスのパルス時間巾t1より出力遅延パル
スのパルス時間巾t2が長くなるよ慟間設定回路の時定
数を選んだときの動作を第1図および第2図を用いて説
明する。
First, the operation when the time constant of the gap setting circuit is selected so that the pulse time width t2 of the output delayed pulse is longer than the pulse time width t1 of the input pulse will be described with reference to FIGS. 1 and 2.

最初に、入力端子1に印加する入力信号aがハ3ページ ランジスタQ1がオン状態となり、第1図のB点の電圧
は第2図すに示すようにローレベル(以下Lレベルとす
る)となる。そしてトランジス〜3゜Q6はオフ状態と
なる。トランジスタQ3がオフ状態になるので、直流電
圧源から抵抗R6を介してコンデンサC1に充電が開始
される。またトランジスタQ6がオフ状態となるので、
トランジスタQ6のベース電圧は基準電圧VB(VBは
抵抗R8,R9で電源電圧Vccを分圧したもの)とな
る。ここで、出力遅延パルスfのパルス時間巾t2が、
入力パルスaのパルス時間巾t1より長くなるよう時間
設定回路の時定数が選んであるので、入力信号がHレベ
ルの期間では、トランジスタQ5のベース電圧が、トラ
ンジスタQ4のベース電圧よりも筒く、トランジスタQ
4はオフ状態、トランジスタQ6はオン状態となってい
る。そして、トランジスタQ5がオフ状態となっている
の下第1°図8点0電圧は第2図eに示すようにLレベ
ルとなり、トランジスタQ7がオン状態となり、出力端
子2の電圧は第2図fに示す1ようにHレベルとなる。
First, the input signal a applied to the input terminal 1 turns on the three-page transistor Q1, and the voltage at point B in FIG. 1 becomes a low level (hereinafter referred to as L level) as shown in FIG. Become. Transistor ~3°Q6 is then turned off. Since the transistor Q3 is turned off, charging of the capacitor C1 from the DC voltage source via the resistor R6 is started. Also, since transistor Q6 is turned off,
The base voltage of the transistor Q6 is a reference voltage VB (VB is a voltage obtained by dividing the power supply voltage Vcc by resistors R8 and R9). Here, the pulse time width t2 of the output delay pulse f is
Since the time constant of the time setting circuit is selected to be longer than the pulse time width t1 of the input pulse a, during the period when the input signal is at H level, the base voltage of the transistor Q5 is longer than the base voltage of the transistor Q4. transistor Q
4 is in an off state, and transistor Q6 is in an on state. When the transistor Q5 is in the off state, the voltage at point 8 in Fig. 1 becomes L level as shown in Fig. 2 e, and the transistor Q7 becomes in the on state, and the voltage at the output terminal 2 becomes low as shown in Fig. 2 e. It becomes H level as shown in 1 f.

次に入力トランジスタQ1はオフ状態となるが、トラン
ジスタQ2のベース電圧がHレベルであるので、第1図
E点の電圧は第2図eのようにLレベルのままである。
Next, the input transistor Q1 is turned off, but since the base voltage of the transistor Q2 is at the H level, the voltage at point E in FIG. 1 remains at the L level as shown in FIG. 2 e.

そして、コンデンサC1の電圧が、第2図Cに示すよう
にVBになると、トランジスタQ4がオン状態となり、
トランジスタQ6がオフ状態となる。
Then, when the voltage of the capacitor C1 becomes VB as shown in FIG. 2C, the transistor Q4 turns on.
Transistor Q6 is turned off.

トランジスタQ5がオフ状態となると、トランジスタQ
7がオフ状態となるため、出力端子2の電圧はLレベル
になる。よって出力端子2から出力される信号fの時間
巾は第2図fに示すように入力パルスの時間巾より大き
くなる。
When transistor Q5 turns off, transistor Q
7 is turned off, the voltage at the output terminal 2 becomes L level. Therefore, the time width of the signal f output from the output terminal 2 is larger than the time width of the input pulse, as shown in FIG. 2f.

なお、出力遅延パルスのパルス時間巾t2はt2=R−
CII  IVcc/(Vcc−VB)二iとなる。
Note that the pulse time width t2 of the output delay pulse is t2=R-
CII IVcc/(Vcc-VB)2i.

1n 次に、出力端子2から出力される出力遅延パルスfのパ
ルス時間巾t2が、入力端子1に印加される入力パルス
aのバ〉ス時間巾t より短かくなるよう時間設定回路
の時定数を選んだときの動作に    “。
1n Next, the time constant of the time setting circuit is set so that the pulse time width t2 of the output delay pulse f output from the output terminal 2 is shorter than the pulse time width t of the input pulse a applied to the input terminal 1. The behavior when you select “.

ついて、第1図および第3図を用いて説明する。This will be explained using FIGS. 1 and 3.

最初に、入力端子1に印加する入力信号がHレイ6ぺ一
:′ ルになると、トランジスタQ1がオン状態となり、トラ
ンジスタQ1のコレクタがLレベルになる。よってトラ
ンジスタQ3.Q6がそれぞれオフ状態となる。
First, when the input signal applied to the input terminal 1 becomes H-ray 6:', the transistor Q1 is turned on, and the collector of the transistor Q1 becomes L level. Therefore, transistor Q3. Q6 are respectively turned off.

トランジスタQ3がオフ状態であるので、直流電圧源か
ら抵抗R6を介してコンデンサC1に充電カニ開始され
る。入力信号がHレベルのままであれば、コンデンサC
1の電圧は直流電圧源の電圧Vccまで呈昇する。また
トランジスタQ6がオフ状態であるので、トランジスタ
Q6のベース電圧は基準電圧VBとなる。
Since the transistor Q3 is in the off state, charging of the capacitor C1 starts from the DC voltage source via the resistor R6. If the input signal remains at H level, capacitor C
1 rises to the voltage Vcc of the DC voltage source. Furthermore, since the transistor Q6 is in the off state, the base voltage of the transistor Q6 becomes the reference voltage VB.

次に、第3図aで示したように入力信号がHレベルから
Lレベルになると、トランジスタo1i;オフ状態とな
り、トランジスタQ3.Q6がオン状態となる。トラン
ジスタQ3がオン状態となるとトランジスタQのコレク
タを通って、コンデンサC1の放電電流が流れる。よっ
て抵抗R6とコンデンサCの接続点Cの電圧波形は、第
3図Cに示すような波形になる。またトランジスタQ6
がオン状態とナルト、トランジスタQ6のコレクタのレ
ベル7)EL6   ル ベルになるので第1図りの電圧は、第3図dに示すよう
に入力信号がHレベルの期間だけVBになる。ここで、
入力信号がHレベルになった時刻toから、コンデンサ
C1の電圧がVBになる時刻taまでの期間は、トラン
ジスタQ5のベース電圧がトランジスタQ4のベース電
圧よりも高いために、トランジスタQ4はオフ状態、ト
ランジスタQ6はオン状態となる。そしてトランジスタ
Q6がオ津態の期間、トランジスタQ6のコレクタはL
レベルになりトランジスタQ7がオン状態となるので、
第1図のE点および出力端子2の電圧は、第3図eおよ
びfで示したようになる。よって出力端子2から出力さ
れる出力遅延パルスのパルス時間巾t2はt2−ta−
toとなり、t2=R5・C1・Q n l V c 
c/(Vca−VB)lとなる。しかしながら、一般に
直流電圧源は完全なる直流電圧源というものはありえず
、微小のランダムノイズ成分がある。特にスイッチング
レギュレータを使用している直流電圧源ではスイッチン
グレギーレータの搬送波成分(!5!・10KHz成分
)がどうしても残ってぐる。従って基準電圧源VBは常
にノイズ成分が乗っているため第3図に示すような出力
遅延パルスのパルス時間巾t2が入力パルスのパルス時
間巾t1より短くなるような場合、コンデンサC1の電
圧がVBになる時刻1a付近では、トランジスタQ4の
ベース電圧とトランジスタQ6のベース電圧を比較した
場合。
Next, as shown in FIG. 3A, when the input signal changes from H level to L level, transistor o1i becomes off, and transistor Q3. Q6 is turned on. When the transistor Q3 is turned on, the discharge current of the capacitor C1 flows through the collector of the transistor Q. Therefore, the voltage waveform at the connection point C between the resistor R6 and the capacitor C becomes a waveform as shown in FIG. 3C. Also transistor Q6
When in the on state, the level of the collector of the transistor Q6 becomes 7) EL6 level, so the voltage in Figure 1 becomes VB only during the period when the input signal is at H level, as shown in Figure 3d. here,
During the period from time to when the input signal becomes H level to time ta when the voltage of capacitor C1 becomes VB, transistor Q4 is in an off state because the base voltage of transistor Q5 is higher than the base voltage of transistor Q4. Transistor Q6 is turned on. While the transistor Q6 is in the OFF state, the collector of the transistor Q6 is at the low level.
level and transistor Q7 turns on, so
The voltages at point E in FIG. 1 and the output terminal 2 are as shown in FIG. 3 e and f. Therefore, the pulse time width t2 of the output delay pulse output from the output terminal 2 is t2-ta-
to, t2=R5・C1・Q n l V c
c/(Vca-VB)l. However, in general, there is no perfect DC voltage source, and there is a small random noise component. In particular, in a DC voltage source that uses a switching regulator, the carrier wave component (!5!/10 KHz component) of the switching regulator inevitably remains. Therefore, since the reference voltage source VB always has a noise component on it, if the pulse time width t2 of the output delayed pulse is shorter than the pulse time width t1 of the input pulse as shown in FIG. When the base voltage of transistor Q4 and the base voltage of transistor Q6 are compared around time 1a when

基準電圧VBのノイズ成分のためトランジスタQ6が数
回にわたってオン状態とオフ状態とを繰り返すため、出
力端子2の出力遅延パルスの立下り部が数回にわたって
チャツタリングを生ずる。という欠点がある。
Because the transistor Q6 repeats on and off states several times due to the noise component of the reference voltage VB, the falling portion of the output delay pulse at the output terminal 2 causes chattering several times. There is a drawback.

本発明は前記従来例の欠点を解決することを目的とする
集積回路化が容易な単安定マルチバイブレータを提供す
るものである。以下本発明の一実施例を第4図に示す。
The present invention provides a monostable multivibrator that can be easily integrated into an integrated circuit, and aims to solve the drawbacks of the conventional example. An embodiment of the present invention is shown in FIG. 4 below.

第4図において、トランジスタ021.Q22および抵
抗R22でNORゲートを構成し、トランジスタQ23
.Q26でそれぞれパルス増巾回路を構成する。抵抗R
2,およびコンデン?C21で時間設定回路を構成し、
抵抗R28P R29で第1の基準電圧源を構成する。
In FIG. 4, transistor 021. Q22 and resistor R22 constitute a NOR gate, and transistor Q23
.. Each Q26 constitutes a pulse amplification circuit. Resistance R
2, and condensation? Configure the time setting circuit with C21,
The resistors R28P and R29 constitute a first reference voltage source.

またトランジスタQ24IQ25および抵抗R26t 
R2□で差動増巾器を構成しこれを比較回路とする。ト
ランジスタQ27.および抵抗’31で検出回路を構成
する。ダイオードD21と抵抗R32を第1の基準電圧
源に接続することにより第2の基準電圧源を構成する。
Also, transistor Q24IQ25 and resistor R26t
A differential amplifier is configured with R2□, and this is used as a comparison circuit. Transistor Q27. and resistor '31 constitute a detection circuit. A second reference voltage source is configured by connecting the diode D21 and the resistor R32 to the first reference voltage source.

なお抵抗R21t”231R24*R30は、電流を制
限するための抵抗である。
Note that the resistor R21t''231R24*R30 is a resistor for limiting the current.

以上のように構成された本実施例の動作を説明する。第
5図および第6図においてaないしfは、第4図に示し
たAないしF点での電圧波形を示したものである。
The operation of this embodiment configured as above will be explained. In FIGS. 5 and 6, a to f indicate voltage waveforms at points A to F shown in FIG. 4.

先ず、入力パルスのパルス時間巾t1より出力遅延パル
スのパルス時間巾t2が長くなるよう時間設定回路の時
定数を選んだときの動作を第4図および第5図を用いて
説明する。
First, the operation when the time constant of the time setting circuit is selected so that the pulse time width t2 of the output delayed pulse is longer than the pulse time width t1 of the input pulse will be described with reference to FIGS. 4 and 5.

最初に、入力端子1に印加する入力信号がHレベルにな
ったとき、トラ、/ジスタQ21がオン状態となり、第
4図B点の電圧はis図すに示すようにLレベルとなる
。そしてトランジスタ023tQ26はオフ状態となる
。トランジスタQ23がオフ状態になるので、直流電圧
源から抵抗R25を介してコンデンサC21に充電が開
始される。またトランジスタQ26がオフ状態となるの
で、トランジスタQ25のベース電圧は基準電圧vBH
(vBHは抵抗R2B* R29でVccを分圧したも
の)となる。ここで、出力遅延パルスのパルス時間巾t
1が、入力パルスのパルス時間巾t2より長くなるよう
時間設定回路の時定数を選んであるので、入力信号がH
レベルの期間では、トランジスタQ25のベース電圧が
、トランジスタQ24のベース電圧よりも高く、トラン
ジスタQ24はオフ状態、トランジスタQ5はオン状態
となっている。そして、トランジスタQ25がオン状態
となっているので第4図のE点の電圧はLレベルとなり
、トランジスタQ2□がオン状態となり、出力端子2の
電圧はHレベルとなる。
First, when the input signal applied to the input terminal 1 becomes H level, the transistor Q21 turns on, and the voltage at point B in FIG. 4 becomes L level as shown in FIG. The transistor 023tQ26 is then turned off. Since the transistor Q23 is turned off, charging of the capacitor C21 from the DC voltage source via the resistor R25 is started. Also, since the transistor Q26 is turned off, the base voltage of the transistor Q25 is the reference voltage vBH.
(vBH is the voltage obtained by dividing Vcc by resistor R2B*R29). Here, the pulse time width t of the output delay pulse
Since the time constant of the time setting circuit is selected so that 1 is longer than the pulse time width t2 of the input pulse, the input signal is H.
During the level period, the base voltage of transistor Q25 is higher than the base voltage of transistor Q24, transistor Q24 is in an off state, and transistor Q5 is in an on state. Since the transistor Q25 is in the on state, the voltage at point E in FIG. 4 is at the L level, the transistor Q2□ is in the on state, and the voltage at the output terminal 2 is at the H level.

従ってダイオードD21は逆バイアスとなり非導通とな
りトランジスタQ25のベース電圧は基準電圧vBHと
なる。次に入力レベルがHレベルからLレベルに立下が
った時は、トランジスタQ21はオフ状態となるが、ト
ランジスタQ22のベース電圧0 がHレベルであるので、第4図E点の電圧は第6図Eの
ようにLレベルのままである。そしてコンデンサC21
の電圧が、第6図Cに示すようにVBHになると、トラ
ンジスタQ24がオン状態となり、トランジスタQ2.
がオフ状態となる。トランジスタQ25がオフ状態とな
ると、トランジスタQ2□がオフ状態となるため出方端
子2の電圧はLレベルになる。よって出力端子2から出
力される信号の時間巾は第6図fに示すように入力パル
スの時間巾より大きくなる。なお、出方遅延パルスのパ
ルス巾t2はt2=R26,C211n(Vcg4VC
c−VB)1となる。
Therefore, diode D21 becomes reverse biased and non-conductive, and the base voltage of transistor Q25 becomes reference voltage vBH. Next, when the input level falls from the H level to the L level, the transistor Q21 is turned off, but since the base voltage 0 of the transistor Q22 is at the H level, the voltage at point E in Figure 4 is as shown in Figure 6. It remains at L level like E. and capacitor C21
When the voltage of transistor Q2. becomes VBH as shown in FIG.
is in the off state. When the transistor Q25 is turned off, the transistor Q2□ is turned off, so that the voltage at the output terminal 2 becomes L level. Therefore, the time width of the signal output from the output terminal 2 is larger than the time width of the input pulse, as shown in FIG. 6f. In addition, the pulse width t2 of the output delayed pulse is t2=R26,C211n(Vcg4VC
c-VB) becomes 1.

次に、出力端子2から出力される出力遅延パルスのパル
ス時間巾t2が、入力端子1に印加する入力パルスのパ
ルス時間巾t1より短かくなるよう時間設定回路の時定
数を選んだときの動作について、第4図および第6図を
用いて説明する。最初に、入力端子1に印加する入力信
号がHレベルになると、トランジスタQ21がオン状態
となり、トランジスタQ21のコレクタがLレベルにな
る。よって11 ベー:゛ トランジスタQ23IQ26がそれぞれオフ状態となる
。、トランジスタQ23がオフ状態であるので、直流電
圧源から抵抗R26を介してコンデンサC21に充電が
開始される。入力信号がHレベルのままであれば、コン
デンサC21の電圧は直流電圧源の電圧Vccまで上昇
する。
Next, the operation when the time constant of the time setting circuit is selected so that the pulse time width t2 of the output delay pulse output from the output terminal 2 is shorter than the pulse time width t1 of the input pulse applied to the input terminal 1. will be explained using FIGS. 4 and 6. First, when the input signal applied to input terminal 1 becomes H level, transistor Q21 is turned on, and the collector of transistor Q21 becomes L level. Therefore, 11 transistors Q23IQ26 are each turned off. Since the transistor Q23 is in the off state, charging of the capacitor C21 from the DC voltage source via the resistor R26 is started. If the input signal remains at H level, the voltage of capacitor C21 rises to the voltage Vcc of the DC voltage source.

またトランジスタQ26がオフ状態であるので、トラン
ジスタQ25のベース電圧は基準電圧■BHとなる。次
に第6図aで示したように入力信号がHレベルからLレ
ベルになると、トランジスタQ21がオフ状態となり、
トランジスタQ231Q28がオフ状態となる。
Further, since the transistor Q26 is in the off state, the base voltage of the transistor Q25 becomes the reference voltage ②BH. Next, as shown in FIG. 6a, when the input signal changes from H level to L level, transistor Q21 turns off.
Transistor Q231Q28 is turned off.

トランジスタQ23がオン状態となるとトランジスタQ
23のコレクタを通って、コンデンサC1の放電電流が
流れる。よって抵抗R25とコンデンサC21の接続点
Cの電圧波形は、第6図Cに示すような波形になる。ま
たトランジスタ、Q26がオン状態となると、トランジ
スタQ26のコレクタのレベルがLレベルになる。ここ
で入力信号がHレベルになった時刻t0から、コンデン
サC21の電圧がVBHになる時刻tまでの期間は、ト
ランジスタQ25のベース電圧がトランジスタQ24の
ベース電圧よりも高いために、トランジスタQ24はオ
フ状態、トランジスタQ25はオン状態となる。そして
トランジスタQ25がオン状態の期間、トランジスタQ
25のコレクタはLレベルにな9トランジスタQ2□が
オン状態となるので、第4図のE点および出力端子2の
電圧は、第6図eおよびfで示したようになる。さらに
時刻taから入力端子1に印加される入力パルスの立下
りまでの期間はトランジスタQ25のベース電圧がトラ
ンジスタQ24のベース電圧よりも低くなるため、トラ
ンジスタQ26がオフ状態となりトランジスタQ26の
コレクタはHレベルになり、トランジスタQ2□がオフ
状態となるので、トランジスタQ2□のコレクタはLレ
ベルになる。
When transistor Q23 turns on, transistor Q
The discharge current of the capacitor C1 flows through the collector of the capacitor C1. Therefore, the voltage waveform at the connection point C between the resistor R25 and the capacitor C21 becomes a waveform as shown in FIG. 6C. Further, when the transistor Q26 is turned on, the level of the collector of the transistor Q26 becomes L level. Here, during the period from time t0 when the input signal becomes H level to time t when the voltage of capacitor C21 becomes VBH, transistor Q24 is turned off because the base voltage of transistor Q25 is higher than the base voltage of transistor Q24. state, transistor Q25 is in the on state. Then, during the period when transistor Q25 is in the on state, transistor Q
Since the collector of 25 is at L level and the 9 transistor Q2□ is turned on, the voltage at point E in FIG. 4 and the output terminal 2 becomes as shown in e and f in FIG. 6. Furthermore, during the period from time ta to the fall of the input pulse applied to input terminal 1, the base voltage of transistor Q25 is lower than the base voltage of transistor Q24, so transistor Q26 is turned off and the collector of transistor Q26 is at H level. Since the transistor Q2□ is turned off, the collector of the transistor Q2□ becomes L level.

この期間トランジスタQ26はオフ状態であるので。During this period, transistor Q26 is in an off state.

第4図におけるD点と□、1・・′F点の電圧ではD点
のほうが高いレベルとなるためダイオードD21が導通
し。
Among the voltages at point D and points □, 1...'F in FIG. 4, point D has a higher level, so diode D21 becomes conductive.

yランジスタQ26のペース電圧味VBHからvBL(
R29に並列に抵抗R32が入るためvBklよりvB
L13ベー、゛ は低くなる)に変化するので第4図り点の電圧は第6図
dに示すようになる。
Pace voltage taste of y transistor Q26 from VBH to vBL (
Since resistor R32 is connected in parallel to R29, vB is lower than vBkl.
The voltage at the fourth plot point becomes as shown in FIG. 6d.

以上説明した本発明によれば、出力信号によって基準電
圧源を切り換えることにより直流電圧源に微小なノイズ
成分が乗っていても、出力遅延ノくルスの立下り部分に
チャツタリングが生ずることはなく、集積回路化が容易
になるという利点がある。
According to the present invention described above, even if a minute noise component is added to the DC voltage source by switching the reference voltage source based on the output signal, no chattering occurs at the falling edge of the output delay noxle. This has the advantage that it is easy to integrate the circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の単安定マルチバイブレータの1例を示す
回路図、第2図および第3図はそれぞれ第1図OAない
しF点での電圧波形を示す図、第4図は本発明の一実施
例におけるマルチバイブレータの回路図、第5図および
第6図は第4図OAないしF点での電圧波形を示す図で
ある。 1・・・・・・入力端子、2・・・・・・出力端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名2図 第3図 t。 第5図 第6図 JO 111
FIG. 1 is a circuit diagram showing an example of a conventional monostable multivibrator, FIGS. 2 and 3 are diagrams showing voltage waveforms at points OA to F in FIG. 1, respectively, and FIG. 4 is a circuit diagram showing an example of a conventional monostable multivibrator. The circuit diagrams of the multivibrator in the embodiment, FIGS. 5 and 6, are diagrams showing voltage waveforms at points OA to F in FIG. 4. 1...Input terminal, 2...Output terminal. Name of agent: Patent attorney Toshio Nakao and one other person 2 Figure 3 Figure t. Figure 5 Figure 6 JO 111

Claims (1)

【特許請求の範囲】[Claims] 入力信号が第1の入力端子に印加されるNORゲートと
、そのNORゲートの出力端子に接続された第1.第2
のパルス増巾回路と、その第1のパルス増巾回路に接続
された時間設定回路と、その時間設定回路の出力信号と
前記第2のパルス増巾回路に接続された第1の基準電圧
源または第2の基準電圧源の出力とを比較する比較回路
と、その比較回路の出力を検出する検出回路とからなり
、前記検出回路の出力が前記NORゲートの第2の入力
端子に印加されるとともに、前記検出回路の出力により
前記第1の基準電圧源が前記第2の電圧源に切換えられ
るとともlc%前記検出回路の出力端子から出力信号を
得ることを特徴とする単安定マルチバイブレータ。
a NOR gate having an input signal applied to a first input terminal; a first .NOR gate connected to the output terminal of the NOR gate; Second
a pulse amplification circuit, a time setting circuit connected to the first pulse amplification circuit, and a first reference voltage source connected to the output signal of the time setting circuit and the second pulse amplification circuit. or a comparison circuit that compares the output of the second reference voltage source and a detection circuit that detects the output of the comparison circuit, and the output of the detection circuit is applied to the second input terminal of the NOR gate. A monostable multivibrator characterized in that the first reference voltage source is switched to the second voltage source by the output of the detection circuit, and an output signal is obtained from the output terminal of the detection circuit.
JP631182A 1982-01-18 1982-01-18 Monostable multivibrator Pending JPS58123224A (en)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS539448A (en) * 1976-07-15 1978-01-27 Yamaki Electric Comparator circuit
JPS5518871B2 (en) * 1975-05-28 1980-05-22

Patent Citations (2)

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