JPS58121456A - デ−タ消滅防止方式 - Google Patents
デ−タ消滅防止方式Info
- Publication number
- JPS58121456A JPS58121456A JP57003824A JP382482A JPS58121456A JP S58121456 A JPS58121456 A JP S58121456A JP 57003824 A JP57003824 A JP 57003824A JP 382482 A JP382482 A JP 382482A JP S58121456 A JPS58121456 A JP S58121456A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reset
- data
- signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発ｌ！ＪＩハデータ保存用としてランダムアクセスメ
モリ（以下ＲＡＭと略称する）を使用し暴走時自動リセ
ット機能を有するマイクロコンビ為−タ（以下声−〇Ｐ
Ｕと略称する）ｋ係り該μ−ＣＰＵ暴走時にデｉりの消
滅を防止するデータ消滅防止方式Ｋ１１ｌする。
モリ（以下ＲＡＭと略称する）を使用し暴走時自動リセ
ット機能を有するマイクロコンビ為−タ（以下声−〇Ｐ
Ｕと略称する）ｋ係り該μ−ＣＰＵ暴走時にデｉりの消
滅を防止するデータ消滅防止方式Ｋ１１ｌする。
（２）従来技術と問題点
、−ＣＰＵを用いた装置の大半は、データ蓄積保存用と
してＲＡＭを使用している。データ保存用としてＲＡＭ
を使用し暴走時自動リセット機能を力装置とのやりと９
の送受データ及び長年保存しているデータが消滅する欠
点がある。又制御下にある入出力製雪（以下！為と略称
する）もイニシアライズにより初期化嘔れ”１０シーケ
ンスの続行が不可能となり、操作者は再度初めから操作
をやり直言ねばならず手間がかかると共に処理が遅くな
る欠点がある。
してＲＡＭを使用している。データ保存用としてＲＡＭ
を使用し暴走時自動リセット機能を力装置とのやりと９
の送受データ及び長年保存しているデータが消滅する欠
点がある。又制御下にある入出力製雪（以下！為と略称
する）もイニシアライズにより初期化嘔れ”１０シーケ
ンスの続行が不可能となり、操作者は再度初めから操作
をやり直言ねばならず手間がかかると共に処理が遅くな
る欠点がある。
（３）発明の目的
本発明の目的は上記の欠点をなくするために、リセット
がかかりた時μ−ＣＰＵはリセット条件を判断し、暴走
時は制御下の”１０のシーケンス及びＲＡＭの１２４送
受データ及び保存しているデータを保護し、ｊ−ＣＰＵ
が処理再開時、リセットがかかる以前の状態で、自動的
に処ｊＩｔ再開することにより操作者の手間をわづられ
ζず処理時間が短縮出来ると共に保存しであるデータの
保護を計ることが出来るデータ消滅藺止方式の提供にあ
る。
がかかりた時μ−ＣＰＵはリセット条件を判断し、暴走
時は制御下の”１０のシーケンス及びＲＡＭの１２４送
受データ及び保存しているデータを保護し、ｊ−ＣＰＵ
が処理再開時、リセットがかかる以前の状態で、自動的
に処ｊＩｔ再開することにより操作者の手間をわづられ
ζず処理時間が短縮出来ると共に保存しであるデータの
保護を計ることが出来るデータ消滅藺止方式の提供にあ
る。
（４）発明の構成
本発明は上記の目的を達成するために１データ保存用と
してＲＡＭを使用し、暴走時自動リセット機能を有する
μｍＣＰＵを利用したシステムにおいてリセット条件を
ラッチし、それをデータとして用い、該μｍＣＰＵでリ
セット条件を判断し、該μｍＣＰＵ暴走時のイニシアラ
イズは該ＲＡＭの作業領域のみとすることを特徴とする
。
してＲＡＭを使用し、暴走時自動リセット機能を有する
μｍＣＰＵを利用したシステムにおいてリセット条件を
ラッチし、それをデータとして用い、該μｍＣＰＵでリ
セット条件を判断し、該μｍＣＰＵ暴走時のイニシアラ
イズは該ＲＡＭの作業領域のみとすることを特徴とする
。
（５）発明の実施例
以下本発明の実施例につき図に従って説明する０第１図
は１例としてのメモリのアドレスマツプ、第２図は本発
明の実施例の動作シーケンスを示すフローチャート、第
３図は本発明の実施例のリセット原因に対するイニシア
ライズ処理を示す図、第４図は本発明の実施例の回路の
ブロック図、第５図は第４図のリセット解析回路１５の
ブロック図を示す。
は１例としてのメモリのアドレスマツプ、第２図は本発
明の実施例の動作シーケンスを示すフローチャート、第
３図は本発明の実施例のリセット原因に対するイニシア
ライズ処理を示す図、第４図は本発明の実施例の回路の
ブロック図、第５図は第４図のリセット解析回路１５の
ブロック図を示す。
図中１ｔｊＩ／るイニシアライズをするかしないかの判
断、２はリセットをするかしないかの判断、３は主ジヨ
ブの処理、Ａはｘ／ｂ送受データ及びデータ保存領域５
及び工、る制御バッファ領域６の！２ルイニシアライズ
処理、ＢはＲＡＭの作業領域４のイニシアライズ処理、
４はＲＡＭの作業領域、５はＲＡＭのＩ１０送受データ
及びデータ保存領域、６はレジスタにて構成されるＩ１
０制御バッファ領域、７，８は読出専用メモリ（以下Ｒ
ＯＭと略称する）のプログラム領域、９はμｍＣＰＵ、
１０はＲＯＭ、ｌ １はＲＡＭ、１２．２０はセレクト
回路、１３は暴走監視回路、１４は電源オン時のリセッ
ト信号、１５はリセット解析回路、１６−１〜１６−５
Ｆｉフイリツプフロツプ（以下ＦＦと略称する）、１７
−１〜１７−５はバッファ、１９けオア回路、ＳＷはマ
ニュアルリセットスイッチ、１８−１はマニュアルリセ
ット信号、１８−２はメモリバネ１ ルを抜いた時のリセット信号、１８７−３はメモリ以外
のパネルが抜けた時のリセット信号、１８−４は外部の
影響真個によるリセット信号、２１Ｆｉバッファ群、２
３はアドレスレコード回路、２４゜２５Ｆｉアンド回路
、２６はノット回路である０１例として、本発明に関係
するＲＡＭの作業領域４、ＲＡＭの！７而送受データ及
びデータ保存領域５、レジスタ構成のＩ１０制御バッフ
ァ６ 、ＲＯＭのプログラム領域７，８のメモリノ（ネ
ル上のアドレスマツプを第１図に示す０ 今μｍＣＰＵ９がリセットきれる原因としては第３図に
示す如く電源をオンした時、マニュアルリセットスイッ
チＳＷをオン【７た時、及び暴走し食時で、暴走するの
は第１図に示すメモリツクネルを抜い危時、メモリ以外
の）（ネル（但し電源〕くネルを除く）が抜けた時、及
び外部の影響等の場合であり暴走し九時は自動的にリセ
ットがかかる。電源をオンした時、マニュアルリセット
スイッチＳＷをオンした時、メモリパネルを抜く時は、
操作者が認識して行うので、！、而面ニシアライズ処理
Ａを行りて！、ル送受データ及び保存データが消滅して
も対策がしであるので問題はない。しかしメモリ以外の
パネルが抜けている時とか外部の影響等でμｍＣＰＵ９
が暴走する時は、暴走以前の！７ろ送受データ及びデー
タ保存領域５に保存しているデータはイニシアライズに
よシ、消滅してなくなり又！、ル送受、データが消滅す
るとＩ１０シーケンスの続行が不可能になり操作者は再
度初めから操作をやり直さねばならないのでＩ１０イニ
シアライズ処理Ａは行なわずＲＡＭの作業領域４のイニ
シアライズ処理Ｂのみ行なうよう、第３図に示す如きイ
ニシアライズ処理を行うプログラムを作成してお（。又
第４図第５図で電源をオンした時は電源オン時のリセッ
ト信号１４を、マニュアルリセットスイッチＳＷをオン
した時はマニュアルリセット信号１８−１を、メモリパ
ネルを抜いた時はセレクト回路１２にてＲＯＭｌ０．Ｒ
ＡＭ１１をセレクトする時抜けていることが判るので、
これよりメモリパネルを抜いた時のリセット信号１８−
２を、メモリ以外のパネルが抜けた時及び外部の影響等
で暴走した時は暴走監視回路１３にて判別がつくので、
これより其の他のパネルが抜は九時のリセット信号１８
−３．及び外部の影響其の他によるリセット信号を自動
的にリセット解析回路１５に送出するようＫなっている
０リセット解析回路１５でｈａｓ図に示す如くこれ等の
リセット信号をオア回路１９を介してμｍＣＰＵ９にリ
セット信号がきたことを知らせる。
断、２はリセットをするかしないかの判断、３は主ジヨ
ブの処理、Ａはｘ／ｂ送受データ及びデータ保存領域５
及び工、る制御バッファ領域６の！２ルイニシアライズ
処理、ＢはＲＡＭの作業領域４のイニシアライズ処理、
４はＲＡＭの作業領域、５はＲＡＭのＩ１０送受データ
及びデータ保存領域、６はレジスタにて構成されるＩ１
０制御バッファ領域、７，８は読出専用メモリ（以下Ｒ
ＯＭと略称する）のプログラム領域、９はμｍＣＰＵ、
１０はＲＯＭ、ｌ １はＲＡＭ、１２．２０はセレクト
回路、１３は暴走監視回路、１４は電源オン時のリセッ
ト信号、１５はリセット解析回路、１６−１〜１６−５
Ｆｉフイリツプフロツプ（以下ＦＦと略称する）、１７
−１〜１７−５はバッファ、１９けオア回路、ＳＷはマ
ニュアルリセットスイッチ、１８−１はマニュアルリセ
ット信号、１８−２はメモリバネ１ ルを抜いた時のリセット信号、１８７−３はメモリ以外
のパネルが抜けた時のリセット信号、１８−４は外部の
影響真個によるリセット信号、２１Ｆｉバッファ群、２
３はアドレスレコード回路、２４゜２５Ｆｉアンド回路
、２６はノット回路である０１例として、本発明に関係
するＲＡＭの作業領域４、ＲＡＭの！７而送受データ及
びデータ保存領域５、レジスタ構成のＩ１０制御バッフ
ァ６ 、ＲＯＭのプログラム領域７，８のメモリノ（ネ
ル上のアドレスマツプを第１図に示す０ 今μｍＣＰＵ９がリセットきれる原因としては第３図に
示す如く電源をオンした時、マニュアルリセットスイッ
チＳＷをオン【７た時、及び暴走し食時で、暴走するの
は第１図に示すメモリツクネルを抜い危時、メモリ以外
の）（ネル（但し電源〕くネルを除く）が抜けた時、及
び外部の影響等の場合であり暴走し九時は自動的にリセ
ットがかかる。電源をオンした時、マニュアルリセット
スイッチＳＷをオンした時、メモリパネルを抜く時は、
操作者が認識して行うので、！、而面ニシアライズ処理
Ａを行りて！、ル送受データ及び保存データが消滅して
も対策がしであるので問題はない。しかしメモリ以外の
パネルが抜けている時とか外部の影響等でμｍＣＰＵ９
が暴走する時は、暴走以前の！７ろ送受データ及びデー
タ保存領域５に保存しているデータはイニシアライズに
よシ、消滅してなくなり又！、ル送受、データが消滅す
るとＩ１０シーケンスの続行が不可能になり操作者は再
度初めから操作をやり直さねばならないのでＩ１０イニ
シアライズ処理Ａは行なわずＲＡＭの作業領域４のイニ
シアライズ処理Ｂのみ行なうよう、第３図に示す如きイ
ニシアライズ処理を行うプログラムを作成してお（。又
第４図第５図で電源をオンした時は電源オン時のリセッ
ト信号１４を、マニュアルリセットスイッチＳＷをオン
した時はマニュアルリセット信号１８−１を、メモリパ
ネルを抜いた時はセレクト回路１２にてＲＯＭｌ０．Ｒ
ＡＭ１１をセレクトする時抜けていることが判るので、
これよりメモリパネルを抜いた時のリセット信号１８−
２を、メモリ以外のパネルが抜けた時及び外部の影響等
で暴走した時は暴走監視回路１３にて判別がつくので、
これより其の他のパネルが抜は九時のリセット信号１８
−３．及び外部の影響其の他によるリセット信号を自動
的にリセット解析回路１５に送出するようＫなっている
０リセット解析回路１５でｈａｓ図に示す如くこれ等の
リセット信号をオア回路１９を介してμｍＣＰＵ９にリ
セット信号がきたことを知らせる。
一方これ等のリセット信号はＦＰＩ６−１〜１６−５の
いづれかでラッチし、バッファ１７−１〜１７−５のい
づれかを介してデータバスを介しμｍＣＰＵ９に送られ
る。μｍＣＰＵ９はオフ回路１９よりの信号にてセレク
ト回路２０に割当てられたアドレスにてアドレスバスを
介しリードタイム（リードタイムの時１ｌｔＶｋより１
１′を出力する）でデータをアドレスデコード回路２３
に出力しデコードされた信号をアンド回路２４を介して
バッフ１群２１に送りバッファ群２１の中のどのバッフ
ァよりの信号かを選択して、どの原因のリセット信号か
を判別する。次にリセット信号の判別が終れσ ばμｍＣＰＵ９はセレクト回路２０に割当てられたアド
レスにてアドレスバスを介しライトタイム（タイトタイ
ムの時はいより％Ｏ１を出力する）でデータをアドレス
デコード回路２３に出力しデコードされた信号をアンド
回路２５を介して送りＦＦ１６−１〜１６−５をクリヤ
ーする。
いづれかでラッチし、バッファ１７−１〜１７−５のい
づれかを介してデータバスを介しμｍＣＰＵ９に送られ
る。μｍＣＰＵ９はオフ回路１９よりの信号にてセレク
ト回路２０に割当てられたアドレスにてアドレスバスを
介しリードタイム（リードタイムの時１ｌｔＶｋより１
１′を出力する）でデータをアドレスデコード回路２３
に出力しデコードされた信号をアンド回路２４を介して
バッフ１群２１に送りバッファ群２１の中のどのバッフ
ァよりの信号かを選択して、どの原因のリセット信号か
を判別する。次にリセット信号の判別が終れσ ばμｍＣＰＵ９はセレクト回路２０に割当てられたアド
レスにてアドレスバスを介しライトタイム（タイトタイ
ムの時はいより％Ｏ１を出力する）でデータをアドレス
デコード回路２３に出力しデコードされた信号をアンド
回路２５を介して送りＦＦ１６−１〜１６−５をクリヤ
ーする。
装置の電源をオンした時は第２図にてμｍＣＰＵ９は上
記説明の判断でＸ１０イニシアライズ処理Ａを実行する
ための情報を出力し、ＲＡＭのＸ１０送受データ及びデ
ータ保存領域５及びレジスタで構成されるＩ１０制御バ
ッファ領域６のイニシアライズ処理Ａを実行し、データ
を受取＃）ＲＡＭの作業像域イニシアライズ処理Ｂを実
行し主ジヨブ処理３の実行に移る。
記説明の判断でＸ１０イニシアライズ処理Ａを実行する
ための情報を出力し、ＲＡＭのＸ１０送受データ及びデ
ータ保存領域５及びレジスタで構成されるＩ１０制御バ
ッファ領域６のイニシアライズ処理Ａを実行し、データ
を受取＃）ＲＡＭの作業像域イニシアライズ処理Ｂを実
行し主ジヨブ処理３の実行に移る。
この時ＲＯＭｌ０及びＲＡＭ１１のチップのセレクトは
セレクト回路１２により行う。リセット信号が入りた場
合、μｍＣＰＵ９はリセットをするかしないかの判断２
ｆ行ない、リセットし、リセット解析回路１５を介して
μｍＣＰＵ９は上記説明の如くどの原因によるか判断し
、ｒｇ３図に示すリセットの原因に応じてＳ１０イニシ
アライズをするかしないかの判断１を行い必ｌ！に応じ
た処理を行ない、ＲＡＭの作業領域４のイニシアライズ
処１ｉＢ以降の処理を行なう。
セレクト回路１２により行う。リセット信号が入りた場
合、μｍＣＰＵ９はリセットをするかしないかの判断２
ｆ行ない、リセットし、リセット解析回路１５を介して
μｍＣＰＵ９は上記説明の如くどの原因によるか判断し
、ｒｇ３図に示すリセットの原因に応じてＳ１０イニシ
アライズをするかしないかの判断１を行い必ｌ！に応じ
た処理を行ない、ＲＡＭの作業領域４のイニシアライズ
処１ｉＢ以降の処理を行なう。
このことにより外部の影響等の原因によりμｍＣＰＵ９
が暴走し自動的にリセットがかかつ次場合、ＲＡＭの！
７而送受データ及びデータ保存領域ｓ ＆ Ｕ ｘｌｏ
ｆｌｌＪＩＬ’ッ７ア領域６のイニシアライズを行な
わないので必要かつ保存すべきデータの消滅を防ぎＩｌ
ｏ等のシーケンスを維持し、他装置とのインタフェイス
シーケンスを継続出来る。
が暴走し自動的にリセットがかかつ次場合、ＲＡＭの！
７而送受データ及びデータ保存領域ｓ ＆ Ｕ ｘｌｏ
ｆｌｌＪＩＬ’ッ７ア領域６のイニシアライズを行な
わないので必要かつ保存すべきデータの消滅を防ぎＩｌ
ｏ等のシーケンスを維持し、他装置とのインタフェイス
シーケンスを継続出来る。
第６図に本発明の別の実施例の回路のブロック図である
。
。
図中第４図と同一機能のものは同一記号で示す。
１５′ハリセット解析回路、２２はＲＡＭセレクト制御
回路である。
回路である。
第６図で第４図の場合と異なるのは第２図の％イニシア
ライズ処理Ａを実行する場合に、リセット信号の内容に
よりＲＡＭのＸ１０送受データ及びデータ保存領域５の
選択をμｍＣＰＵ９及びリセット解析回路１５′を介し
ＲＡＭセレクト制御回路２２で行い又Ｘ１０制御バツフ
ア領域６の選択を同じくμｍＣＰＵ９及びリセット解析
回路１５′を介し！、ルセレクト制御信号にて行い、Ｉ
１０イニシアライズ処ｆ５Ａを実行しない場合は選択し
ない点である。
ライズ処理Ａを実行する場合に、リセット信号の内容に
よりＲＡＭのＸ１０送受データ及びデータ保存領域５の
選択をμｍＣＰＵ９及びリセット解析回路１５′を介し
ＲＡＭセレクト制御回路２２で行い又Ｘ１０制御バツフ
ア領域６の選択を同じくμｍＣＰＵ９及びリセット解析
回路１５′を介し！、ルセレクト制御信号にて行い、Ｉ
１０イニシアライズ処ｆ５Ａを実行しない場合は選択し
ない点である。
即ち第２図の！２ルイニシアライズをするかしないかの
判断１のプログラムが不要となる点である。
判断１のプログラムが不要となる点である。
（６）発明！〆の効果
以上詳細に説明した如く本発明によればμ−ＣＰＵが暴
走し自動リセットがかかった場合、必要かつ保存すべき
データの消滅を防ぎ１１０等のシーケンスを維持し他装
置とのインタ７エイス・シーケンスを継続出来るので操
作者の手間をわづられζず処理時間が短縮出来ると共に
保存しであるデ・−タの保護を計ることが出来る効果が
ある。
走し自動リセットがかかった場合、必要かつ保存すべき
データの消滅を防ぎ１１０等のシーケンスを維持し他装
置とのインタ７エイス・シーケンスを継続出来るので操
作者の手間をわづられζず処理時間が短縮出来ると共に
保存しであるデ・−タの保護を計ることが出来る効果が
ある。
第１図Ｆｓ１例としてのメモリのアドレスマツプ、第２
図は本発明の実施例の動作シーケンスを示すフローチャ
ート、第３図は本発明の実施例のリセット原因に対する
イニシアライズ処理を示す図、第４図は本発明の実施例
の回路のブロック図、第５図は第４図のリセット解析回
路１５のブロック図、第６ｒＥＪは本発明の別の実施例
の回路のプロッり図である。 図中１はＩ１０イニシアライズをするかしないかの判断
、２Ｆｉリセツトをするかしないかの判断、３は主ジヨ
ブの処３Ｎ、ＡＢ Ｉ１０送受データ及びデータ保存領
域５及びＩ１０制御バッファ領域６のいイニシアライズ
処理、ＢｔｆｆＲＡＭの作業領域４のイニシアライズ処
理、４はＲＡＭの作業領域、５ＵＲＡＭの夏、ル送受デ
ータ及びデータ保存領域、６はレジスタにて構成される
Ｘ１０制御バツフア領域、７．８はＲＯＭのプログラム
領域、９はμｍＣＰＵ、１０はＲＯＭ、１１ｉ１ｍＲＡ
Ｍ、１２．２０はセレクト回路、１３は暴走監視回路、
１４は電源オン時のリセット信号、１５．１５’ｆｌリ
セット解析回路、１６−１〜１６−５はＦＦ、１７−１
〜１７−５はバッファ、１９はオフ回路、ＳＷはマニュ
アルリセットスイッチ、１Ｂ−１ｔ！マニュアルリセッ
ト信号、１８−２はメモリパネルを抜いた時のリセット
信号、１ｇ−３はメモリ以外のパネルが抜けた時のリセ
ット信号、１８−４は゛外部の影舎其の他によるリセッ
ト信号、２１はバッファ群、２２・はＲＡＭセレクト？
ｊｉＪ 御回路、２３はアドレスデコード回路、２４．
２５はアンド回路、２６はノット回路である。
図は本発明の実施例の動作シーケンスを示すフローチャ
ート、第３図は本発明の実施例のリセット原因に対する
イニシアライズ処理を示す図、第４図は本発明の実施例
の回路のブロック図、第５図は第４図のリセット解析回
路１５のブロック図、第６ｒＥＪは本発明の別の実施例
の回路のプロッり図である。 図中１はＩ１０イニシアライズをするかしないかの判断
、２Ｆｉリセツトをするかしないかの判断、３は主ジヨ
ブの処３Ｎ、ＡＢ Ｉ１０送受データ及びデータ保存領
域５及びＩ１０制御バッファ領域６のいイニシアライズ
処理、ＢｔｆｆＲＡＭの作業領域４のイニシアライズ処
理、４はＲＡＭの作業領域、５ＵＲＡＭの夏、ル送受デ
ータ及びデータ保存領域、６はレジスタにて構成される
Ｘ１０制御バツフア領域、７．８はＲＯＭのプログラム
領域、９はμｍＣＰＵ、１０はＲＯＭ、１１ｉ１ｍＲＡ
Ｍ、１２．２０はセレクト回路、１３は暴走監視回路、
１４は電源オン時のリセット信号、１５．１５’ｆｌリ
セット解析回路、１６−１〜１６−５はＦＦ、１７−１
〜１７−５はバッファ、１９はオフ回路、ＳＷはマニュ
アルリセットスイッチ、１Ｂ−１ｔ！マニュアルリセッ
ト信号、１８−２はメモリパネルを抜いた時のリセット
信号、１ｇ−３はメモリ以外のパネルが抜けた時のリセ
ット信号、１８−４は゛外部の影舎其の他によるリセッ
ト信号、２１はバッファ群、２２・はＲＡＭセレクト？
ｊｉＪ 御回路、２３はアドレスデコード回路、２４．
２５はアンド回路、２６はノット回路である。
Claims (1)
- データ保存用としてランダムアクセスメモリを使用し暴
走時自動リセット機能を有するマイクロコンｔ／ｘ−夕
を使用し九システムにおいて、リセット条件を２ツチし
、それをデータとして用い該マイクロコンビ凰−夕でリ
セット条件を判断し、該マイクロコンビエータ暴走時の
イニシアライズは該ランダムアクセスメモリの作業領域
のみとす、ることを特徴とするデータ消滅防止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003824A JPS58121456A (ja) | 1982-01-13 | 1982-01-13 | デ−タ消滅防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003824A JPS58121456A (ja) | 1982-01-13 | 1982-01-13 | デ−タ消滅防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121456A true JPS58121456A (ja) | 1983-07-19 |
Family
ID=11567937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003824A Pending JPS58121456A (ja) | 1982-01-13 | 1982-01-13 | デ−タ消滅防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230242A (ja) * | 1984-04-28 | 1985-11-15 | Toshiba Corp | リセツト要因判別方式 |
-
1982
- 1982-01-13 JP JP57003824A patent/JPS58121456A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230242A (ja) * | 1984-04-28 | 1985-11-15 | Toshiba Corp | リセツト要因判別方式 |
| JPH0120778B2 (ja) * | 1984-04-28 | 1989-04-18 | Tokyo Shibaura Electric Co |
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