JPS58121443A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS58121443A JPS58121443A JP57003420A JP342082A JPS58121443A JP S58121443 A JPS58121443 A JP S58121443A JP 57003420 A JP57003420 A JP 57003420A JP 342082 A JP342082 A JP 342082A JP S58121443 A JPS58121443 A JP S58121443A
- Authority
- JP
- Japan
- Prior art keywords
- line
- address
- control
- interrupt
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、複数の回線に接続されたデータ端末装置との
間においてデータの授受を行ない、これを制御する通信
制御装置に関するものである。
間においてデータの授受を行ない、これを制御する通信
制御装置に関するものである。
（背景技術）
第１図（Ａ）は従来の通信制御装置の主要部である通信
処理部（ＴＰＵ）ブロック図を示し、回線に接続される
送受信部はキャラクタ（文字）の並列直列変換を行ない
、回線制御テーブルメモリ（ＬＣＴＭ）は回線の送信又
は受信チャネル対応に数十バイトの制御テーブルを持ち
、回線の手順、制御ステップ、各種データ等を格納する
。各回線毎のＬＣＴＭの内容の例は第１図（Ｂ）に示さ
れる。
処理部（ＴＰＵ）ブロック図を示し、回線に接続される
送受信部はキャラクタ（文字）の並列直列変換を行ない
、回線制御テーブルメモリ（ＬＣＴＭ）は回線の送信又
は受信チャネル対応に数十バイトの制御テーブルを持ち
、回線の手順、制御ステップ、各種データ等を格納する
。各回線毎のＬＣＴＭの内容の例は第１図（Ｂ）に示さ
れる。
ＡＤＲはアドレスレジスタで割込回線のアドレスを格納
し、ＬＳＢ （最下位ピット）二〇の時は送信側、ＬＳ
Ｂ＝１の時は受信側を示す。ＭＤＲはモードレジスタで
回線割込種類を格納する。μＰは 。
し、ＬＳＢ （最下位ピット）二〇の時は送信側、ＬＳ
Ｂ＝１の時は受信側を示す。ＭＤＲはモードレジスタで
回線割込種類を格納する。μＰは 。
制御処理のためのマイクロプロセッサであり、チャネル
制御部（ＣＨＣ）はμＦとホスト計算機との間のインタ
ーフェースを制御する。以上の構成によりホスト計算機
は通信制御装置を介して回線に接続される。
制御部（ＣＨＣ）はμＦとホスト計算機との間のインタ
ーフェースを制御する。以上の構成によりホスト計算機
は通信制御装置を介して回線に接続される。
第３図は、この通信処理部により割込処理を行なうとき
、実処理つまり目的とする送受信部とのデータ授受を実
行する以前になすべき前処理を示す。たとえば、回線制
御テーブルメモ！ＪＬＣＴＭに格納されている送信デー
タ（送信データは、通信制御装置のチャネル部を経由し
て、ホスト計算機のメモリから読み出して既に格納され
ているとする）を取出して割込みを生じた回線に書込む
場合、割込走査回路ＩＳＯの走査によりその回線を検出
し、マイクロプロセッサからなる制御部μＰに割込が生
じたことを知らせるとともに、アドレスレジスタＡＤ）
Ｌに割込回線のアドレスを書込み、モぐ
−ドレジスタＭＤＲに割込みの種類を書込む。そこで、
制御部μＰはアドレスレジスタＡＩ）ｌ（に格納した回
線のアドレスと手順の格納アドレスな示す固定データで
アドレスを構成し、テーブルメモＩＪＬｃＴＭから手順
内容な読み出し、読み出した手順内容で１１ＤＬＣＮｌ
（Ｍ手順に分岐する。さらに、モードレジスタＭ Ｄ
Ｉｔの内容により文字要求に分岐し、アドレスレジスタ
Ａ Ｉ） Ｈ，の最下位ピントにより送信を選択し、手
順と同様な方法でテーブルメモＩＪＬｃＴＭから読み出
した制御ステップの内容による分岐でステップ１．に分
岐して、始めて実処理に入ることになる。すなわち、従
来の通信処理部ＴＰＵにおいては、種々の条件をその都
度判定し、逐一分岐させていかねばならず、多数回の判
定を要し、処理手順としても複雑であり、また前処理段
階での時間を要するなどの欠点があった。
、実処理つまり目的とする送受信部とのデータ授受を実
行する以前になすべき前処理を示す。たとえば、回線制
御テーブルメモ！ＪＬＣＴＭに格納されている送信デー
タ（送信データは、通信制御装置のチャネル部を経由し
て、ホスト計算機のメモリから読み出して既に格納され
ているとする）を取出して割込みを生じた回線に書込む
場合、割込走査回路ＩＳＯの走査によりその回線を検出
し、マイクロプロセッサからなる制御部μＰに割込が生
じたことを知らせるとともに、アドレスレジスタＡＤ）
Ｌに割込回線のアドレスを書込み、モぐ
−ドレジスタＭＤＲに割込みの種類を書込む。そこで、
制御部μＰはアドレスレジスタＡＩ）ｌ（に格納した回
線のアドレスと手順の格納アドレスな示す固定データで
アドレスを構成し、テーブルメモＩＪＬｃＴＭから手順
内容な読み出し、読み出した手順内容で１１ＤＬＣＮｌ
（Ｍ手順に分岐する。さらに、モードレジスタＭ Ｄ
Ｉｔの内容により文字要求に分岐し、アドレスレジスタ
Ａ Ｉ） Ｈ，の最下位ピントにより送信を選択し、手
順と同様な方法でテーブルメモＩＪＬｃＴＭから読み出
した制御ステップの内容による分岐でステップ１．に分
岐して、始めて実処理に入ることになる。すなわち、従
来の通信処理部ＴＰＵにおいては、種々の条件をその都
度判定し、逐一分岐させていかねばならず、多数回の判
定を要し、処理手順としても複雑であり、また前処理段
階での時間を要するなどの欠点があった。
（発明の課題）
本発明は、通信処理部に回線の手順と制御ステップを格
納したテーブルメモリと該回線の手順、制御ステップ及
び割込の種類、送受信の別で構成したアドレスによりア
クセスされるポインタメモリを備えたことを特徴とし、
その目的は割込発生時にこのポインタメモリの内容によ
って分岐し、ただちに実処理に入れるようにしたことで
ある。
納したテーブルメモリと該回線の手順、制御ステップ及
び割込の種類、送受信の別で構成したアドレスによりア
クセスされるポインタメモリを備えたことを特徴とし、
その目的は割込発生時にこのポインタメモリの内容によ
って分岐し、ただちに実処理に入れるようにしたことで
ある。
（発明の構成及び作用）
第２図（Ａ）は本発明による通信処理部（ＴＵＣ）を示
し、第１図（Ａ）と同じ記号は同じ部材を示す。
し、第１図（Ａ）と同じ記号は同じ部材を示す。
第１図（Ａ）でＳＬＣＴＭはサブ回線制御テーブルメモ
リで、回線の送受チャネル毎に対応し、ＬＣＴＭから手
順と制御ステップのみを取り出したテーブルである。各
回線毎のＳＬＣＴＭの内容の例は第２図（Ｂ）に示され
る。ＰＴＭはポインタメモリで）ＬＯＭ又はＲＡＭで構
成され、 Ｐ’ｌ’Ｍのアドレスは手順、制御ステッ
プ、ＭＤＲ，ＡＩ）ＲＬ８Ｂで構成される。従ってＰＴ
Ｍのデータ（処理の先頭番地を決定するためのポインタ
）を参照することにより。
リで、回線の送受チャネル毎に対応し、ＬＣＴＭから手
順と制御ステップのみを取り出したテーブルである。各
回線毎のＳＬＣＴＭの内容の例は第２図（Ｂ）に示され
る。ＰＴＭはポインタメモリで）ＬＯＭ又はＲＡＭで構
成され、 Ｐ’ｌ’Ｍのアドレスは手順、制御ステッ
プ、ＭＤＲ，ＡＩ）ＲＬ８Ｂで構成される。従ってＰＴ
Ｍのデータ（処理の先頭番地を決定するためのポインタ
）を参照することにより。
各々の判定を省略してＰＴＭデータで分岐することによ
り直ちに有効処理を開始することができる。
り直ちに有効処理を開始することができる。
第４図は分岐手順を例示するフローチャート、第５図は
ポインタメモリのアドレスと出力内容を例示する図であ
る。さて、８ＬＣＴＭはサブ回線制御テーブルメモリで
あり、回線制御テーブルメモｇＬｃＴＭに格納される内
容から、各回線の手順と制御ステップとを取出して構成
したテーブルをＳＬＣＴＭに格納し、アドレスレジスタ
ＡＩ）Ｈに格納したアドレスによりアクセスされる。Ｐ
ＴＭは実処理の先頭番地を指示するポインタメモリであ
り、通信制御装置に１１）Ｌ（イニシャルプログラムロ
ーディング）が行なわれる時に同時に内容を書込むか、
又はＩｔＯＭ （リードオンリーメモリ）を使用してあ
らかじめ内容を記憶しておくかさｔＩており、該回線の
手順と制御ステップ及びモードレジスタＭＤＲの割込種
類、アドレスレジスタＡＤＲの最下位ビットで構成され
るアドレスによりアクセスされる。
ポインタメモリのアドレスと出力内容を例示する図であ
る。さて、８ＬＣＴＭはサブ回線制御テーブルメモリで
あり、回線制御テーブルメモｇＬｃＴＭに格納される内
容から、各回線の手順と制御ステップとを取出して構成
したテーブルをＳＬＣＴＭに格納し、アドレスレジスタ
ＡＩ）Ｈに格納したアドレスによりアクセスされる。Ｐ
ＴＭは実処理の先頭番地を指示するポインタメモリであ
り、通信制御装置に１１）Ｌ（イニシャルプログラムロ
ーディング）が行なわれる時に同時に内容を書込むか、
又はＩｔＯＭ （リードオンリーメモリ）を使用してあ
らかじめ内容を記憶しておくかさｔＩており、該回線の
手順と制御ステップ及びモードレジスタＭＤＲの割込種
類、アドレスレジスタＡＤＲの最下位ビットで構成され
るアドレスによりアクセスされる。
つぎに、先に述べたと同様に、テーブルメモリＬＣＴＭ
に格納された送信データを取出して割込を生じた回線に
転送する場合、割込走査回路ＩＳＣによりその回＊１ｍ
を検出して制御部μＰに割込が生じたことを知らせると
ともに、アドレスレジスタＡＤＲに割込回−のアドレス
を書込み、モードレジスタＭｌ）Ｈ，に割込の種類を書
込む。すると、テーブルメモリＳＬｃＴＭはアドレスレ
ジスタＡ Ｄ Ｈ。
に格納された送信データを取出して割込を生じた回線に
転送する場合、割込走査回路ＩＳＣによりその回＊１ｍ
を検出して制御部μＰに割込が生じたことを知らせると
ともに、アドレスレジスタＡＤＲに割込回−のアドレス
を書込み、モードレジスタＭｌ）Ｈ，に割込の種類を書
込む。すると、テーブルメモリＳＬｃＴＭはアドレスレ
ジスタＡ Ｄ Ｈ。
の内容によりその回線の手順と制御ステップをポインタ
メモリＰＴＭに出力し、同時にモードレジスタＭＤＲの
出力及びアドレスレジスタＡＤＲから出力した最下位ビ
ットにより構成されたアドレスでポインタメモリＰＴＭ
Ｙアクセスし、該アクセスデータにより分岐（分岐１０
１）Ｌ、実処理に入る。
メモリＰＴＭに出力し、同時にモードレジスタＭＤＲの
出力及びアドレスレジスタＡＤＲから出力した最下位ビ
ットにより構成されたアドレスでポインタメモリＰＴＭ
Ｙアクセスし、該アクセスデータにより分岐（分岐１０
１）Ｌ、実処理に入る。
（発明の効果）
本発明は、サブ回線制御テーブルメモリとポインタメモ
リとを備えることにより、簡単な処理手順により回線の
割込処理を迅速に行なうことができるなどの効果がある
。
リとを備えることにより、簡単な処理手順により回線の
割込処理を迅速に行なうことができるなどの効果がある
。
第１図（Ａ）は従来の通信制御装置における通信処理部
のブロック図、第１図（Ｂ）は第１図（Ａ）におけるＬ
ＣＴＭの内容の例、第２図（Ａ）は本発明による通信処
理部のブロック図、ｔＩＮ、２図（Ｂ）は第２図（Ａ）
における８ＬＣＴＭの内容の例、第３図は従来の割込処
理の一部を示すフローチャート、第４図は本発明の一実
施例における割込処理の一部を示すフローチャート、＠
５図は本発明によるポインタメモリの一実施例である。 ＳＬＣＴＭ・・・・・・サブ回醒制御装置ＰＴＭ ・
・・・・・・・・ポインタメモリ特許出願人 沖電気工業株式会社 特許出願代理人 弁耶士 山 本 恵 −
のブロック図、第１図（Ｂ）は第１図（Ａ）におけるＬ
ＣＴＭの内容の例、第２図（Ａ）は本発明による通信処
理部のブロック図、ｔＩＮ、２図（Ｂ）は第２図（Ａ）
における８ＬＣＴＭの内容の例、第３図は従来の割込処
理の一部を示すフローチャート、第４図は本発明の一実
施例における割込処理の一部を示すフローチャート、＠
５図は本発明によるポインタメモリの一実施例である。 ＳＬＣＴＭ・・・・・・サブ回醒制御装置ＰＴＭ ・
・・・・・・・・ポインタメモリ特許出願人 沖電気工業株式会社 特許出願代理人 弁耶士 山 本 恵 −
Claims (1)
- ホスト計算機と複数の回線の間に接続されデータの授受
及び制御を行なう装置であって、制御処理のためのマイ
クロプロセッサ及び各回線の制御データを格納する回線
制御テーブルメモＩＪ（ＬＣＴＭ）が具備され、各回線
対応に各回線の手順、制御ステップ、通信処理に必要な
各種データ等を格納する前記回線制御テーブルメモリ（
ＬＣＴＭ）の内容を、割込回線からのアドレス、割込種
類、送受の別に基づく情報に従って参照して必要な制御
処理を行なう通信制御装置において、割込回線のアドレ
スを入力し回線制御テーブルメモリから取出して格納し
た各回線の手順、制御ステップを出力するサブ回線制御
テーブルメモリと、出力された該手段、及び割込種類、
送受信の別に基づく情報でアドレスを構成し、該アドレ
スでアクセスされ、割込みに対する実処理の先頭番地を
指示するポインタメモリとを備えたことを特徴とする通
信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003420A JPS58121443A (ja) | 1982-01-14 | 1982-01-14 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57003420A JPS58121443A (ja) | 1982-01-14 | 1982-01-14 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58121443A true JPS58121443A (ja) | 1983-07-19 |
Family
ID=11556882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57003420A Pending JPS58121443A (ja) | 1982-01-14 | 1982-01-14 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093648A (ja) * | 1983-10-25 | 1985-05-25 | Nec Home Electronics Ltd | 三次元光ピツクアツプ |
| JPS61138350A (ja) * | 1984-12-10 | 1986-06-25 | Nec Corp | コマンド制御装置 |
-
1982
- 1982-01-14 JP JP57003420A patent/JPS58121443A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093648A (ja) * | 1983-10-25 | 1985-05-25 | Nec Home Electronics Ltd | 三次元光ピツクアツプ |
| JPH0154782B2 (ja) * | 1983-10-25 | 1989-11-21 | Nippon Denki Hoomu Erekutoronikusu Kk | |
| JPS61138350A (ja) * | 1984-12-10 | 1986-06-25 | Nec Corp | コマンド制御装置 |
| JPH0546584B2 (ja) * | 1984-12-10 | 1993-07-14 | Nippon Electric Co |
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