JPS58117725A - タイマ−回路 - Google Patents
タイマ−回路Info
- Publication number
- JPS58117725A JPS58117725A JP57000514A JP51482A JPS58117725A JP S58117725 A JPS58117725 A JP S58117725A JP 57000514 A JP57000514 A JP 57000514A JP 51482 A JP51482 A JP 51482A JP S58117725 A JPS58117725 A JP S58117725A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- delay
- input
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、オンディレ一時間とオフディレ一時間が同一
で、かつその遅延時間が可変なタイマー回路に関するも
のである。
で、かつその遅延時間が可変なタイマー回路に関するも
のである。
周知の通電、限時継電器には、動作時に遅延するオンデ
ィレー、復帰時に遅延するオフディレーあるいは動作及
び復帰時に共に遅延するオン・オフディレーのものがあ
り、また遅延時間が一定のものと、可変のものがある。
ィレー、復帰時に遅延するオフディレーあるいは動作及
び復帰時に共に遅延するオン・オフディレーのものがあ
り、また遅延時間が一定のものと、可変のものがある。
オン・オフディレー形でもオンディレ一時間とオフディ
レ一時間が同一で、かつ遅延時間が可変であることを要
求されることかある。
レ一時間が同一で、かつ遅延時間が可変であることを要
求されることかある。
その場合には、（１）タイマーを２個使用してその時間
を同一に設定するか、（ｉｆ）第１図に示すように可変
抵抗１とコンデンサ２の積分回路のコンデンサ端子電圧
Ｖｃをコンパレータ３で基準値Ｖｒと比較する構成にす
るとともに、基準値Ｖｒを電源電圧の中間値に設定し、
積分回路の充放電時間を利用する方法等がとられる。
を同一に設定するか、（ｉｆ）第１図に示すように可変
抵抗１とコンデンサ２の積分回路のコンデンサ端子電圧
Ｖｃをコンパレータ３で基準値Ｖｒと比較する構成にす
るとともに、基準値Ｖｒを電源電圧の中間値に設定し、
積分回路の充放電時間を利用する方法等がとられる。
しかし、（ｉ）の方法はタイマーを２個必豐とするので
、コストが高くなり、しか本タイマー精度、設定精度に
より動作時間（オンディレ一時間）と復帰時間（オフデ
ィレ一時間）に差異が生じる。
、コストが高くなり、しか本タイマー精度、設定精度に
より動作時間（オンディレ一時間）と復帰時間（オフデ
ィレ一時間）に差異が生じる。
また、（ｌｉ）の方法は、第２図のタイムチャー）Ｋ示
すように基準値Ｖｒを電源電圧の中間値としてＴ１：
Ｔ、の遅延時間を得ようとするものであるが、遅延開始
時点以前の条件（例えば、オンディレー動作の前に短時
間コンデンサ２が充電された場合等）が動作時間、復帰
時間に影醤を与えるようＫなり、Ｔｔ’ｌｅ Ｔｓ ｅ
’Ｉ’、笑’ｒ４となるおそれがある。しかも、コン
デンサ２のリーク電流が無視し得ないものであれば、抵
抗１の値によって動作時間と復帰時間の比が違ってくる
。
すように基準値Ｖｒを電源電圧の中間値としてＴ１：
Ｔ、の遅延時間を得ようとするものであるが、遅延開始
時点以前の条件（例えば、オンディレー動作の前に短時
間コンデンサ２が充電された場合等）が動作時間、復帰
時間に影醤を与えるようＫなり、Ｔｔ’ｌｅ Ｔｓ ｅ
’Ｉ’、笑’ｒ４となるおそれがある。しかも、コン
デンサ２のリーク電流が無視し得ないものであれば、抵
抗１の値によって動作時間と復帰時間の比が違ってくる
。
本発明は上記のような欠点を解消するためになされたも
ので、オンディレー、オフディレー共？ＯＣＲ積分回路
の充電時間を利用することによシ、嵩い精度を有し、か
つ安定性にすぐれたタイマー回路を提供することを目的
とする。
ので、オンディレー、オフディレー共？ＯＣＲ積分回路
の充電時間を利用することによシ、嵩い精度を有し、か
つ安定性にすぐれたタイマー回路を提供することを目的
とする。
以下、本発明を図示の実施例に基づいて詳細に説明する
。
。
第３図は本発明の一実施例を示すもので、１は可変抵抗
、２はコンデンサ、３はコンパレータであ転、前記可変
抵抗１とコンデンサ２で積分回路を構成し、そのコンデ
ンサ端子電圧Ｖｃをコンパレータ３で基準値Ｖｒと比較
することは従来（第１図）と同様である。４は前記可変
抵抗１に前記コンデンサ２の電荷の放電路として並列接
続したダイオード、５は入力電圧信号ｖ１を一方の入力
、出力信号ｖＯを他方の入力とする排他的論理和回路（
エクスクル−シブオア： ＥＸ、ＯＲと略称する）、６
は入力信号■１を反転させるインバータ（否定回路）、
７は入力信号■１と前記コンパレータ３の出力電圧Ｖｃ
ｏを入力とするナンド回路、８は前記コンパレータ３の
出力電圧Ｖｃｏと前記インバータ６の出力電圧を入力と
するナンド回路、９及びｌＯはたすき掛接続によりフリ
ップフロップを構成するナンド回路であり、前記ナンド
回路７の出力を受ける側のナンド回路９の出力端に生じ
る電圧をタイマーの出力信号Ｖｏとする。また、フリッ
プフロップの他方のナンド回路ｌＯは前記ナンド回路８
の出力を受けるとともに、３人力の一つにリセット信号
を受けるようになっている。即ち、リセット入力端には
通常は電源電圧ｙ＋、つまり論理レベル「１」が抵抗１
１を介して加わっており、リセット時にスイッチ１？の
オン動作に伴ってｒＯＪとなる。
、２はコンデンサ、３はコンパレータであ転、前記可変
抵抗１とコンデンサ２で積分回路を構成し、そのコンデ
ンサ端子電圧Ｖｃをコンパレータ３で基準値Ｖｒと比較
することは従来（第１図）と同様である。４は前記可変
抵抗１に前記コンデンサ２の電荷の放電路として並列接
続したダイオード、５は入力電圧信号ｖ１を一方の入力
、出力信号ｖＯを他方の入力とする排他的論理和回路（
エクスクル−シブオア： ＥＸ、ＯＲと略称する）、６
は入力信号■１を反転させるインバータ（否定回路）、
７は入力信号■１と前記コンパレータ３の出力電圧Ｖｃ
ｏを入力とするナンド回路、８は前記コンパレータ３の
出力電圧Ｖｃｏと前記インバータ６の出力電圧を入力と
するナンド回路、９及びｌＯはたすき掛接続によりフリ
ップフロップを構成するナンド回路であり、前記ナンド
回路７の出力を受ける側のナンド回路９の出力端に生じ
る電圧をタイマーの出力信号Ｖｏとする。また、フリッ
プフロップの他方のナンド回路ｌＯは前記ナンド回路８
の出力を受けるとともに、３人力の一つにリセット信号
を受けるようになっている。即ち、リセット入力端には
通常は電源電圧ｙ＋、つまり論理レベル「１」が抵抗１
１を介して加わっており、リセット時にスイッチ１？の
オン動作に伴ってｒＯＪとなる。
なお、前記コンパレータ３はその基準値ｖｒを任意に設
定可能であり、従来のように一定値に限定する必要はな
い。
定可能であり、従来のように一定値に限定する必要はな
い。
次に、第４図のタイムチャートを参照しかがら動作につ
いて説明する。まず、入力信ｖｉがｒＯＪの状態でスイ
ッチ１２をオンするとリセットが行われ、第４図に点線
で示すように出力信号Ｖｏ、Ｅｘ。
いて説明する。まず、入力信ｖｉがｒＯＪの状態でスイ
ッチ１２をオンするとリセットが行われ、第４図に点線
で示すように出力信号Ｖｏ、Ｅｘ。
ＯＲ５の出力（積分回路の入力電圧） Ｖｘ’ 、コン
デンサ端子電圧Ｖｃが「１」あるいはある値となってい
ても、リセット動作に伴って「０」となる。
デンサ端子電圧Ｖｃが「１」あるいはある値となってい
ても、リセット動作に伴って「０」となる。
この状態で入力信号ｖ１が「１」になると、Ｅｘ。
ＯＲ５の出力ｖ１′が「１」となシ、積分回路のコンデ
ンサ２の充電が開始される。１１時間後、コンデンサ端
子電圧Ｖｃが基準値Ｖｒに達すると、コンパレータ３の
出力ｖＣｏが「ｌ」、フリップフロップの入力Ｖｆ、が
「０」となり、これに伴って出力信号Ｖｏが「１」とな
る。即ち、遅延時間Ｔ１のオンディレーとなる。
ンサ２の充電が開始される。１１時間後、コンデンサ端
子電圧Ｖｃが基準値Ｖｒに達すると、コンパレータ３の
出力ｖＣｏが「ｌ」、フリップフロップの入力Ｖｆ、が
「０」となり、これに伴って出力信号Ｖｏが「１」とな
る。即ち、遅延時間Ｔ１のオンディレーとなる。
コノ出力信号ｖｏ ｆ） ｒ Ｉ Ｊ テ’Ｆ：ｘ、Ｏ
Ｒ５（Ｄ 出力Ｖｉ’が「０」となり、コンデンサ２の
電荷はダイオード４を放電路として瞬時に放電されてコ
ンデンサ端子電圧Ｖｃが零になる。同時に、コンパレー
タ３の出力Ｖｃｏが「０」、フリップフロップの入力Ｖ
ｉ’、が「１」となる。従って、コンパレータ３の出力
Ｖｃｏは瞬時「ｌ」、フリップフロップの入力Ｖｆ、は
瞬時ｒＯＪとなる。
Ｒ５（Ｄ 出力Ｖｉ’が「０」となり、コンデンサ２の
電荷はダイオード４を放電路として瞬時に放電されてコ
ンデンサ端子電圧Ｖｃが零になる。同時に、コンパレー
タ３の出力Ｖｃｏが「０」、フリップフロップの入力Ｖ
ｉ’、が「１」となる。従って、コンパレータ３の出力
Ｖｃｏは瞬時「ｌ」、フリップフロップの入力Ｖｆ、は
瞬時ｒＯＪとなる。
コノ後、入力信号Ｖｉ、がｒＯＪＫなると、Ｅｘ 、Ｏ
Ｒ５の出力■１′がｒｌＪとなってコンデンサ２の充電
が再び開始され、Ｔ鵞時間後にコンデンサ端子電圧Ｖｃ
が基準値Ｖｒに達してコンパレータ３の出力■Ｃｏが「
１」となる。このコンパレータ３の出力Ｖｃｏの「１」
で７リツプフロツグの入力Ｖｆ、が「０」となってその
出力、つまりタイマーの出力信号■０け「０」になる。
Ｒ５の出力■１′がｒｌＪとなってコンデンサ２の充電
が再び開始され、Ｔ鵞時間後にコンデンサ端子電圧Ｖｃ
が基準値Ｖｒに達してコンパレータ３の出力■Ｃｏが「
１」となる。このコンパレータ３の出力Ｖｃｏの「１」
で７リツプフロツグの入力Ｖｆ、が「０」となってその
出力、つまりタイマーの出力信号■０け「０」になる。
即ち、遅延時間Ｔ！のオフディレーとがる。この場合、
オンディレーと同様に積分回路の充電時間を利用し、そ
の条件も同じであるから、ＴＩ＝Ｔ、となる。
オンディレーと同様に積分回路の充電時間を利用し、そ
の条件も同じであるから、ＴＩ＝Ｔ、となる。
出力信Ｖｏの「０」によってＥｘ、ＯＲ５の出力Ｖｉ／
が「０」となり、コンデンサ２の電荷が瞬時に放電され
てコンデンサ端子電圧Ｖｃが零となる。この結果、コン
パレータ３の出力Ｖｃｏが「０」、フリップ７０ツブの
入力Ｖｆ、が「１」となシ、オンディレーの前の状態に
戻る。
が「０」となり、コンデンサ２の電荷が瞬時に放電され
てコンデンサ端子電圧Ｖｃが零となる。この結果、コン
パレータ３の出力Ｖｃｏが「０」、フリップ７０ツブの
入力Ｖｆ、が「１」となシ、オンディレーの前の状態に
戻る。
一方、オンディレ一時間に満たない時間だけ入力信号■
１が「１」になった場合には、その間だけＥｘ、ＯＲ５
の出力■１′が「１」と々ってコンデンサ２が充電され
るが、コンデンサ端子電圧Ｖｃが基準値Ｖｒに達しない
うちにＥｘ、ＯＲ５の出力■１′が「０」となり、コン
デンサ２の電荷はダイオード４を通して瞬時に放電され
、正常な待機状態となる。このため、この後に正規の入
力信号■１が到来した場合には、前述と同様にオンディ
レー、オフディレーの動作が行われ、各遅延時間ＴＩ、
Ｔ４は、Ｔｌ＝Ｔｓ、Ｔ２＝Ｔ４と彦る。コレハ、可変
抵抗１の値を変化させた場合も同様である。
１が「１」になった場合には、その間だけＥｘ、ＯＲ５
の出力■１′が「１」と々ってコンデンサ２が充電され
るが、コンデンサ端子電圧Ｖｃが基準値Ｖｒに達しない
うちにＥｘ、ＯＲ５の出力■１′が「０」となり、コン
デンサ２の電荷はダイオード４を通して瞬時に放電され
、正常な待機状態となる。このため、この後に正規の入
力信号■１が到来した場合には、前述と同様にオンディ
レー、オフディレーの動作が行われ、各遅延時間ＴＩ、
Ｔ４は、Ｔｌ＝Ｔｓ、Ｔ２＝Ｔ４と彦る。コレハ、可変
抵抗１の値を変化させた場合も同様である。
なお、前記実施例では、コンパレータ３の動作後に積分
回路を放電動作に切換える回路を２個のナンド回路より
なるフリップフロップ、Ｅｘ、ＯＲ。
回路を放電動作に切換える回路を２個のナンド回路より
なるフリップフロップ、Ｅｘ、ＯＲ。
インバータ、ナンド回路等で構成しているが、その回路
構成は他の異なる論理素子の組合せとしてもよい。また
、積分回路の抵抗を可変抵抗に代えて固定抵抗とし、一
定遅延時間とした場合にも、同−ＯＲ回路の充電時間を
利用する利点が十分に活かされる。
構成は他の異なる論理素子の組合せとしてもよい。また
、積分回路の抵抗を可変抵抗に代えて固定抵抗とし、一
定遅延時間とした場合にも、同−ＯＲ回路の充電時間を
利用する利点が十分に活かされる。
以上のように本発明によれば、コンデンサ端子電圧がコ
ンパレータの基準値と比較されるＣＲ積分回路の抵抗に
放電路としてダイオードを並列接続するとともに、オン
ディレー、オフディレー共に同一積分回路の充電時間を
利用するように構成した出力信号保持回路及び充放電切
換回路を付設したので、オンディレ一時間とオフディレ
一時間が同じとなり、しかも時間が可変の場合には設定
ｎＩ＃ｌが著しく向上する。また、瞬時放電によって常
に一定レベルの待機状態となるので、ノイズの混入があ
っても高精度が保たれるように謔り、安定性が向上する
。更に、同一積分回路の充電時間をオンディレー、オフ
ディレーに利用するので、タイマーを２個用いる場合に
比べてコンパクトになり、コストの低減が図れる等の著
効を奏する。
ンパレータの基準値と比較されるＣＲ積分回路の抵抗に
放電路としてダイオードを並列接続するとともに、オン
ディレー、オフディレー共に同一積分回路の充電時間を
利用するように構成した出力信号保持回路及び充放電切
換回路を付設したので、オンディレ一時間とオフディレ
一時間が同じとなり、しかも時間が可変の場合には設定
ｎＩ＃ｌが著しく向上する。また、瞬時放電によって常
に一定レベルの待機状態となるので、ノイズの混入があ
っても高精度が保たれるように謔り、安定性が向上する
。更に、同一積分回路の充電時間をオンディレー、オフ
ディレーに利用するので、タイマーを２個用いる場合に
比べてコンパクトになり、コストの低減が図れる等の著
効を奏する。
【図面の簡単な説明】
第１図は従来のタイマー回路の一例を示す回路図、第２
図は第１図に示すタイマー（ロ）路のタイムチャート、
第３図は本発明に係るタイマー回路の一実施例を示す回
路図、第４図は同実施例の動作を説明するためのタイム
チャートである。 １・・・可変抵抗、２・・・コンデンサ、３・・・コ
“ンパレータ、４・・・ダイオード、５・・・Ｅｘ 、
ＯＲ６・・・インバータ、７〜ｌＯ・拳・ナンド回路
、１１・・・・抵抗、１２・・・スイッチ、■１・・・
入力信号、■１′・・・ Ｅｘ 、ＯＲの出力、Ｖｃ
ＩＩ＠・コンデンサ端子電圧、ｖＣＯ・・φコンパレ
ータの出力、ｖｆｌ及びＶｆ。 ・・・フリップフロップの入力、ｖＯ・・・ 出力信号
。 手続補正書い。 昭和６７Ｑ８月３１１ 特許庁長官殿 ■、事件の表示 昭和５７年特許＃第５１４号 ２、発明の名称 タイマー回路 ３、補正をする者 事件との関係 出願人 （８１０）株式会社明電舎 ４、代理人〒１０４ 東京都中央［×、明石町１番２９号 液済会ビル＠細書
の発明の詳細な説明の― ａ補正の内容 （１） 明細書第７頁第８行６ｃ載のｒ ｖ’ｘ Ｊ
ｗ ｒ ｖ’＋Ｊと訂正する。 （２）同第９頁第３行Ｖ載の「出カ信ＶｏＪ倉「出力信
号ＶｏＪと訂正する。
図は第１図に示すタイマー（ロ）路のタイムチャート、
第３図は本発明に係るタイマー回路の一実施例を示す回
路図、第４図は同実施例の動作を説明するためのタイム
チャートである。 １・・・可変抵抗、２・・・コンデンサ、３・・・コ
“ンパレータ、４・・・ダイオード、５・・・Ｅｘ 、
ＯＲ６・・・インバータ、７〜ｌＯ・拳・ナンド回路
、１１・・・・抵抗、１２・・・スイッチ、■１・・・
入力信号、■１′・・・ Ｅｘ 、ＯＲの出力、Ｖｃ
ＩＩ＠・コンデンサ端子電圧、ｖＣＯ・・φコンパレ
ータの出力、ｖｆｌ及びＶｆ。 ・・・フリップフロップの入力、ｖＯ・・・ 出力信号
。 手続補正書い。 昭和６７Ｑ８月３１１ 特許庁長官殿 ■、事件の表示 昭和５７年特許＃第５１４号 ２、発明の名称 タイマー回路 ３、補正をする者 事件との関係 出願人 （８１０）株式会社明電舎 ４、代理人〒１０４ 東京都中央［×、明石町１番２９号 液済会ビル＠細書
の発明の詳細な説明の― ａ補正の内容 （１） 明細書第７頁第８行６ｃ載のｒ ｖ’ｘ Ｊ
ｗ ｒ ｖ’＋Ｊと訂正する。 （２）同第９頁第３行Ｖ載の「出カ信ＶｏＪ倉「出力信
号ＶｏＪと訂正する。
Claims (2)
- （１） 抵抗とコンデンサからなる積分回路のコンデ
ンサ端子電圧をコンパレータで基準値と比較して遅延出
力信号を発生するタイマー回路において、前記積分回路
の抵抗に放電路としてダイオードを並列接続し、前記積
分回路の入力側に入力信号及び出力信号を入力とする、
排他的論理和機能を有する充放電切換回路を設け、また
前記コンパレータの出力側に入力信号「有」を条件にコ
ンパレータの動作で発生するオンディレー出力信号を保
持し、入力信号「無」を条件にコンパレータの動作で出
力信号の保持を解除する出力信号保持回路を設けたこと
を特徴とするタイマー回路。 - （２）積分回路の抵抗を可変抵抗とした特許請求の範囲
第１項記載のタイマー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57000514A JPS58117725A (ja) | 1982-01-05 | 1982-01-05 | タイマ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57000514A JPS58117725A (ja) | 1982-01-05 | 1982-01-05 | タイマ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58117725A true JPS58117725A (ja) | 1983-07-13 |
Family
ID=11475880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57000514A Pending JPS58117725A (ja) | 1982-01-05 | 1982-01-05 | タイマ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58117725A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02124625A (ja) * | 1988-11-02 | 1990-05-11 | Nec Corp | バッファ回路 |
| JPH0521532U (ja) * | 1991-08-30 | 1993-03-19 | 北陽電機株式会社 | オン・オフデイレー回路 |
| EP1936789A2 (de) * | 2006-12-22 | 2008-06-25 | Dr. Johannes Heidenhain GmbH | Umrichter mit einer Verzögerungsschaltung für PWM-Signale |
-
1982
- 1982-01-05 JP JP57000514A patent/JPS58117725A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02124625A (ja) * | 1988-11-02 | 1990-05-11 | Nec Corp | バッファ回路 |
| JPH0521532U (ja) * | 1991-08-30 | 1993-03-19 | 北陽電機株式会社 | オン・オフデイレー回路 |
| EP1936789A2 (de) * | 2006-12-22 | 2008-06-25 | Dr. Johannes Heidenhain GmbH | Umrichter mit einer Verzögerungsschaltung für PWM-Signale |
| EP1936789A3 (de) * | 2006-12-22 | 2011-11-30 | Dr. Johannes Heidenhain GmbH | Umrichter mit einer Verzögerungsschaltung für PWM-Signale |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3947697A (en) | Synchronizing circuit including two flip-flops and circuit means to protect a synchronized signal from an unstable state of the flip-flops | |
| KR970077880A (ko) | 과충전 및 과방전 제어회로 및 이를 활용한 충전 파워 써플라이 | |
| US4455587A (en) | Electronic control circuit for the formation of a monostable switching behavior in a bistable relay | |
| KR0177868B1 (ko) | 전자식 지연 뇌관 | |
| JPS58117725A (ja) | タイマ−回路 | |
| US3091737A (en) | Computer synchronizing circuit | |
| US3887850A (en) | Delay circuit for a relay | |
| KR100997495B1 (ko) | 충전제어 회로 | |
| US3867648A (en) | Pulse width shortening circuit | |
| US3916221A (en) | A.C. voltage detector with delayed triggering signal generation | |
| JPH04227315A (ja) | 非同期遅延回路および入力信号遅延方法 | |
| RU2241273C1 (ru) | Реле разности фаз | |
| US4604536A (en) | Timing circuits | |
| US3243601A (en) | Electrical timing circuit | |
| US3909730A (en) | Pulse width discriminator | |
| KR920004509Y1 (ko) | 스위칭소자를 이용한 리세트회로 | |
| JP2658112B2 (ja) | 単安定マルチバイブレータ回路 | |
| SU1027807A1 (ru) | Генератор трапецеидального сигнала | |
| US4180797A (en) | Digital comparator constructed of IIL | |
| RU2248640C2 (ru) | Реле разности фаз | |
| SU1714796A1 (ru) | Датчик одиночных импульсов | |
| JPS5840637A (ja) | リセット回路 | |
| JPS595739A (ja) | 位相比較器 | |
| SU1450084A1 (ru) | Генератор импульсов | |
| SU1628127A1 (ru) | Преобразователь напр жени |