JPS595739A - 位相比較器 - Google Patents
位相比較器Info
- Publication number
- JPS595739A JPS595739A JP57113684A JP11368482A JPS595739A JP S595739 A JPS595739 A JP S595739A JP 57113684 A JP57113684 A JP 57113684A JP 11368482 A JP11368482 A JP 11368482A JP S595739 A JPS595739 A JP S595739A
- Authority
- JP
- Japan
- Prior art keywords
- nand
- output side
- nand gate
- input terminal
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は受信装置等の復調用位相同期装置に役立てられ
る論理回路で構成された位相比較器の改良に関１する。
る論理回路で構成された位相比較器の改良に関１する。
この種の位相比較器は２位相同期装置におけるフェーズ
ロックループ（ＰＬＬ ）内に設けられ、与えられる２
つの入力信号の位相差を検出するために用いられる。近
年９機器の小型化のために、この位相比較器も、ケ゛−
ト回路を組み合わせた非同期型の順序回路で構成された
も−のが多く用いられるようになってきた。一般に、非
同期型の順序回路では、入力の変化にもとづいて出力が
変化するが、過渡的にイン・々ルスを出力した後安定状
態になる場合がある。この種の位相比較器においては。
ロックループ（ＰＬＬ ）内に設けられ、与えられる２
つの入力信号の位相差を検出するために用いられる。近
年９機器の小型化のために、この位相比較器も、ケ゛−
ト回路を組み合わせた非同期型の順序回路で構成された
も−のが多く用いられるようになってきた。一般に、非
同期型の順序回路では、入力の変化にもとづいて出力が
変化するが、過渡的にイン・々ルスを出力した後安定状
態になる場合がある。この種の位相比較器においては。
入力される２つの信号のうちの片方の信号の位相をもう
１つの信号の位相に追従させているため。
１つの信号の位相に追従させているため。
定常的には位相比較器に入力される２つの信号の位相差
はほとんど零になる。
はほとんど零になる。
ところが、この２つの入力信号の位相差が零になった場
合でも、入力信号の位相差に無関係に過渡的なインパル
スが出力に現われるという欠点があった。しかも、その
イン・ぐルスの幅は位相比較回路を構成するダート回路
の信号伝達遅延時間に依存するため、入力信号の位相差
が小さいときに出力に現われるインパルスの幅にばらつ
きが生じ。
合でも、入力信号の位相差に無関係に過渡的なインパル
スが出力に現われるという欠点があった。しかも、その
イン・ぐルスの幅は位相比較回路を構成するダート回路
の信号伝達遅延時間に依存するため、入力信号の位相差
が小さいときに出力に現われるインパルスの幅にばらつ
きが生じ。
そのために位相比較器の検出感度の直線性が劣化して２
つの入力信号の位相を完全に一致させることができない
という不都合を招いていた。
つの入力信号の位相を完全に一致させることができない
という不都合を招いていた。
本発明の目的は、上記従来の欠陥を除去し、非同期型の
順序回路中に遅延回路を挿入することによって、２つの
入力信号の位相差が小さいときに生ずる・ぐルスの発生
を防ぎ、検出感度の直線性を改善することのできる高性
能な位相比較回路を提供するにある。
順序回路中に遅延回路を挿入することによって、２つの
入力信号の位相差が小さいときに生ずる・ぐルスの発生
を防ぎ、検出感度の直線性を改善することのできる高性
能な位相比較回路を提供するにある。
本発明によれば、第１の入力信号が一方の入力端子に加
えられる第１の２人力ＮＡＮＤケ゛−トと、該第１の２
人力ＮＡＮＤゲートの出力側がＳ端子に接続された第１
のフリップフロップと、第２の入力信号が一方の入力端
子に加えられる第２の２人力ＮＡＮＤダートと、該第２
の２人力ＮＡＮＤゲートの出力側がＳ端子に接続された
第２のフリップフロップと、前記第１の２人力ＮＡＮＤ
ダートの出力側が第１の入力端子に、前記第１のフリッ
プフロップのＱ出力側が第２の入力端子に、前記第２の
フリップフロップ０のＱ出力側が第３の入力端子に、前
記第２の２人力ＮＡＮＤダートの出力側が第４の入力端
子にそれぞれ接続された４人力ＮＡＮＤダートと、前記
第１の２人力ＮＡＮＤダートの出力側が第１の入力端子
に、前記第１のフリップフロップのＱ出力側が第２の入
力端子に、前記４人力ＮＡＮＤケ゛−トの出力側が第３
の入力端子にそれぞれ接続された第１の３人力ＮＡＮＤ
ケ８−トと、前記第２の２人力ＮＡＮＤケゝ−トの出力
側が第１の入力端子に、前記第２のフリップフロップの
Ｑ出力側が第２の入力端子に、前記４人力ＮＡＮＤダー
トの出力側が第３の入力端子にそれぞれ接続された第２
の３人力ＮＡＮＤケゝ−トとを有し、更に、前記４人力
ＮＡＮＤダートの出力側が前記第１のフリップフロップ
のＲ端子と前記第２のフリップフロップのＲ端子とに接
続され、前記第１の３人力ＮＡＮＤケ８−トの出力側が
前記第１の２人力ＮＡＮＤケ゛−トの他方の入力端子に
接続され、該第１の３人力ＮＡＮＤケ゛−トの出力側か
ら第１の出力信号を取シだし、かつ前記第２の３人力Ｎ
ＡＮＤケ゛−トの出力側か前ｊ記第２の２人力ＮＡＮＤ
ゲートの他方の入力端子に接続され、該第２の３人力Ｎ
ＡＮＤケ゛−トの出力側から第２の出力信号を取９だす
ようにした位相比較器において、前記第１の２人力ＮＡ
ＮＤケ゛−トの出力側と前記第１の３人力ＮＡＮＤケ８
エトの第１の入力端子との間に第１の遅延回路を挿入し
、前記第２の２人力ＮＡＮＤゲートの出力側と前記第２
の３人力ＮＡＮＤケ゛−トの第１の入力端子との間に第
２の遅延回路を挿入したことを特徴とする位相比較器が
得られる。
えられる第１の２人力ＮＡＮＤケ゛−トと、該第１の２
人力ＮＡＮＤゲートの出力側がＳ端子に接続された第１
のフリップフロップと、第２の入力信号が一方の入力端
子に加えられる第２の２人力ＮＡＮＤダートと、該第２
の２人力ＮＡＮＤゲートの出力側がＳ端子に接続された
第２のフリップフロップと、前記第１の２人力ＮＡＮＤ
ダートの出力側が第１の入力端子に、前記第１のフリッ
プフロップのＱ出力側が第２の入力端子に、前記第２の
フリップフロップ０のＱ出力側が第３の入力端子に、前
記第２の２人力ＮＡＮＤダートの出力側が第４の入力端
子にそれぞれ接続された４人力ＮＡＮＤダートと、前記
第１の２人力ＮＡＮＤダートの出力側が第１の入力端子
に、前記第１のフリップフロップのＱ出力側が第２の入
力端子に、前記４人力ＮＡＮＤケ゛−トの出力側が第３
の入力端子にそれぞれ接続された第１の３人力ＮＡＮＤ
ケ８−トと、前記第２の２人力ＮＡＮＤケゝ−トの出力
側が第１の入力端子に、前記第２のフリップフロップの
Ｑ出力側が第２の入力端子に、前記４人力ＮＡＮＤダー
トの出力側が第３の入力端子にそれぞれ接続された第２
の３人力ＮＡＮＤケゝ−トとを有し、更に、前記４人力
ＮＡＮＤダートの出力側が前記第１のフリップフロップ
のＲ端子と前記第２のフリップフロップのＲ端子とに接
続され、前記第１の３人力ＮＡＮＤケ８−トの出力側が
前記第１の２人力ＮＡＮＤケ゛−トの他方の入力端子に
接続され、該第１の３人力ＮＡＮＤケ゛−トの出力側か
ら第１の出力信号を取シだし、かつ前記第２の３人力Ｎ
ＡＮＤケ゛−トの出力側か前ｊ記第２の２人力ＮＡＮＤ
ゲートの他方の入力端子に接続され、該第２の３人力Ｎ
ＡＮＤケ゛−トの出力側から第２の出力信号を取９だす
ようにした位相比較器において、前記第１の２人力ＮＡ
ＮＤケ゛−トの出力側と前記第１の３人力ＮＡＮＤケ８
エトの第１の入力端子との間に第１の遅延回路を挿入し
、前記第２の２人力ＮＡＮＤゲートの出力側と前記第２
の３人力ＮＡＮＤケ゛−トの第１の入力端子との間に第
２の遅延回路を挿入したことを特徴とする位相比較器が
得られる。
ここで１本発明との比較を容易にするために。
従来の位相比較器について、第１図の回路例を参照して
説明する。この図において、１および２はそれぞれ位相
を比較される入力信号の加えられる端子、１１〜１６は
２人力ＮＡＮＤダート、１７は４入力ＮＡＮＤ ）ｆ”
−ト、 １８ ＋’ １９は３人力ＮＡＮＤダート。
説明する。この図において、１および２はそれぞれ位相
を比較される入力信号の加えられる端子、１１〜１６は
２人力ＮＡＮＤダート、１７は４入力ＮＡＮＤ ）ｆ”
−ト、 １８ ＋’ １９は３人力ＮＡＮＤダート。
つの入力信号が与えられておシ、その出力側はＮＡＮＤ
ケ”−ト１２のＳ端子、ＮＡＮＤケゝ−ト１７お工び１
８のそれぞれ第１の入力端子に接続されている。
ケ”−ト１２のＳ端子、ＮＡＮＤケゝ−ト１７お工び１
８のそれぞれ第１の入力端子に接続されている。
ＮＡＮＤゲート１２および１３は、いわゆるＲ−Ｓフリ
ップフロッゾ回路を構成しておシ、フリッフ０フロッフ
０の一方のＮＡＮＤケ８−ト１２のＱ出力側はＮＡＮＤ
入力端子には端子２を介してもう１つの入力信号が与え
られておシ、その出力側はＮＡＮＤケゝ−ト１５のＳ端
子、 ＮＡＮＤケ゛−ト１７および１９のそれぞれ第４
および第１の入力端子に接続されている。
ップフロッゾ回路を構成しておシ、フリッフ０フロッフ
０の一方のＮＡＮＤケ８−ト１２のＱ出力側はＮＡＮＤ
入力端子には端子２を介してもう１つの入力信号が与え
られておシ、その出力側はＮＡＮＤケゝ−ト１５のＳ端
子、 ＮＡＮＤケ゛−ト１７および１９のそれぞれ第４
および第１の入力端子に接続されている。
ＮＡＮＤダート１５および１６はＲ−Ｓフリップフロッ
ゾ回路を構成しておシ、その片方のＮＡＮＤケ゛−ト１
５のＱ出力側はＮＡＮＤダートＪ７および１９のそれぞ
れ第３および第２の入力端子に接続されギいる。そして
、 ＮＡＮＤケ゛−ト１７の出力側は上記２つのＲ−Ｓ
フリッゾフロッグ回路のもう一つの入力端子であるＮＡ
ＮＤケゝ−ト１３および１６のＲ端子にそれぞれ接続さ
れ、さらに、 ＮＡＮＤゲート１８および１９のそれぞ
れ第３の入力端子に接続されている。また、 ＮＡＮＤ
ケ”−）１８および１９の出力側はそれぞれＮＡＮＤケ
ゝ−ト１１および１４の他方の入力端子に接続され、同
時に本位相比較器の出力を端子３および４から取シだし
ている。
ゾ回路を構成しておシ、その片方のＮＡＮＤケ゛−ト１
５のＱ出力側はＮＡＮＤダートＪ７および１９のそれぞ
れ第３および第２の入力端子に接続されギいる。そして
、 ＮＡＮＤケ゛−ト１７の出力側は上記２つのＲ−Ｓ
フリッゾフロッグ回路のもう一つの入力端子であるＮＡ
ＮＤケゝ−ト１３および１６のＲ端子にそれぞれ接続さ
れ、さらに、 ＮＡＮＤゲート１８および１９のそれぞ
れ第３の入力端子に接続されている。また、 ＮＡＮＤ
ケ”−）１８および１９の出力側はそれぞれＮＡＮＤケ
ゝ−ト１１および１４の他方の入力端子に接続され、同
時に本位相比較器の出力を端子３および４から取シだし
ている。
上記のように構成された位相比較器の動作について第２
図および第３図の波形図を参照しつつ説明する。まず、
端子１に印加される入力信号の位相が端子２に印加され
る入力信号の位相より進んでいる場合には、第２図のチ
ャートに示すように。
図および第３図の波形図を参照しつつ説明する。まず、
端子１に印加される入力信号の位相が端子２に印加され
る入力信号の位相より進んでいる場合には、第２図のチ
ャートに示すように。
その位相差に等しい幅の低レベルのパルスが端子３から
出力される。一方、端子４には高レベルのままの出力が
でている。逆に、端子ｌに加えられる入力信号の位相が
端子２に加えられる入力信号の位相よシ遅れている場合
には、第３図のチャートに示すように、端子３の出力は
高レベルのままであるが、端子４には両者の信号の位相
差に等しい幅の低レベルのパルスが取シだされる。すり
わち入力信号の位相の進み、遅れによシ低レベルの・ぐ
ルスの取シだされる端子が異なシ、マた位相差の大小に
よシ低レベルパルスの幅を変化させるよう動作すること
が判る。
出力される。一方、端子４には高レベルのままの出力が
でている。逆に、端子ｌに加えられる入力信号の位相が
端子２に加えられる入力信号の位相よシ遅れている場合
には、第３図のチャートに示すように、端子３の出力は
高レベルのままであるが、端子４には両者の信号の位相
差に等しい幅の低レベルのパルスが取シだされる。すり
わち入力信号の位相の進み、遅れによシ低レベルの・ぐ
ルスの取シだされる端子が異なシ、マた位相差の大小に
よシ低レベルパルスの幅を変化させるよう動作すること
が判る。
しかるに、入力される２つの信号の周波数および位相が
たがいに相等しい場合には、第２図および第３図に見ら
れるような動作から推測すれば。
たがいに相等しい場合には、第２図および第３図に見ら
れるような動作から推測すれば。
端子３および４にはいずれも高レベルのままの状態が得
られねばならないが、実際には端子３および４の両方か
ら時間的に短かい過渡的なインパルスが出力されると言
う好ましくない結果が得られる。以下に、２つの入力信
号の周波数および位゛相が相等しいときの動作について
、第４図のタイムチャートを参照して説明する。なお、
以下の説明において、簡単のために論理回路の入力およ
び出力に現われ゛る高レベルおよび低レベルの状態をそ
れぞれ“１″′および°゛Ｏ″とする。まず、端子１お
よび２に加えられる入力信号のレベルが共に°°１′″
になシ、 ＮＡＮＤゲート１８および１９の出力が“′
１″の場合を考えると、 ＮＡＮＤゲート１１および１
４の出力は＋１０１１になる。これにともなって、Ｒ−
Ｓフリップフロッゾ回路の性質からＮＡＮＤケ”−）１
２の出力はＩＩ Ｉ ＩＩになる。同様に、 ＮＡＮＤ
ケ゛−ト１４の出力も０″′となり、Ｒ−Ｓフリップフ
ロップ回路を構成するＮＡＮＤケ゛−ト１５の出力もＩ
Ｉ Ｉ ＩＩとなる。ＮＡＮＤゲート１７の入力のうち
ＮＡＮＤ ｒ −） １１および１４に接続された端子
が°′０″であるため、その出力はＴｔ １７１になシ
、同様に、 ＮＡＮＤゲート１８および１９の出力もそ
れぞれＮＡＮＤゲート１１および１４に接続されている
入力端子が°０″のために°′１″になって安定してい
る。
られねばならないが、実際には端子３および４の両方か
ら時間的に短かい過渡的なインパルスが出力されると言
う好ましくない結果が得られる。以下に、２つの入力信
号の周波数および位゛相が相等しいときの動作について
、第４図のタイムチャートを参照して説明する。なお、
以下の説明において、簡単のために論理回路の入力およ
び出力に現われ゛る高レベルおよび低レベルの状態をそ
れぞれ“１″′および°゛Ｏ″とする。まず、端子１お
よび２に加えられる入力信号のレベルが共に°°１′″
になシ、 ＮＡＮＤゲート１８および１９の出力が“′
１″の場合を考えると、 ＮＡＮＤゲート１１および１
４の出力は＋１０１１になる。これにともなって、Ｒ−
Ｓフリップフロッゾ回路の性質からＮＡＮＤケ”−）１
２の出力はＩＩ Ｉ ＩＩになる。同様に、 ＮＡＮＤ
ケ゛−ト１４の出力も０″′となり、Ｒ−Ｓフリップフ
ロップ回路を構成するＮＡＮＤケ゛−ト１５の出力もＩ
Ｉ Ｉ ＩＩとなる。ＮＡＮＤゲート１７の入力のうち
ＮＡＮＤ ｒ −） １１および１４に接続された端子
が°′０″であるため、その出力はＴｔ １７１になシ
、同様に、 ＮＡＮＤゲート１８および１９の出力もそ
れぞれＮＡＮＤゲート１１および１４に接続されている
入力端子が°０″のために°′１″になって安定してい
る。
次の段階で、端子１および２の状態がともに！１１７１
からｔＯ”に変化することによって、 ＮＡＮＤグー）
１１および１４の出力もパ０”から“′１″へ変化する
。
からｔＯ”に変化することによって、 ＮＡＮＤグー）
１１および１４の出力もパ０”から“′１″へ変化する
。
ＮＡＮＤ ｒ −） １２の出力は、今までＮＡＮＤゲ
ート１７の出力が′”１″′であったことと、 ＮＡＮ
Ｄ ｒ”−ト１１の出力も°°１″に変化したことによ
り保持状態となシ゛１″′のままである。同様の動作に
より、ＮＡＮＤ＋”−ト１４および１５の出力はともに
°′ｌ″になり、その結果、 ＮＡＮＤゲート１８およ
び１９のすべての入力がＩｔ Ｉ ＩＨとなるから、そ
れらの出力、すなわち端子３および４の出力は′０″に
変化する。しかしながら、 ＮＡＮＤゲート１１，１２
，１４および１５の出力はすべてパ１″′になっている
ため、 ＮＡＮＤケ８−ト１７の出力は僅かな時間のの
ち°′０″に変化し、このため端子３および４の出力は
再びＩＩ Ｉ ＩＩに戻る。
ート１７の出力が′”１″′であったことと、 ＮＡＮ
Ｄ ｒ”−ト１１の出力も°°１″に変化したことによ
り保持状態となシ゛１″′のままである。同様の動作に
より、ＮＡＮＤ＋”−ト１４および１５の出力はともに
°′ｌ″になり、その結果、 ＮＡＮＤゲート１８およ
び１９のすべての入力がＩｔ Ｉ ＩＨとなるから、そ
れらの出力、すなわち端子３および４の出力は′０″に
変化する。しかしながら、 ＮＡＮＤゲート１１，１２
，１４および１５の出力はすべてパ１″′になっている
ため、 ＮＡＮＤケ８−ト１７の出力は僅かな時間のの
ち°′０″に変化し、このため端子３および４の出力は
再びＩＩ Ｉ ＩＩに戻る。
この端子３および４に現われる′０”の・ぐルスの時間
幅は、 ＮＡＮＤケ゛−ト１７の入力端子がすべて°°
１″′になって出力が０″′になるまでのＮＡＮＤケ”
−）１７の信号伝達遅延時間に依存する。このＮＡＮＤ
ケ゛−ト１７の出力が一定の時間おくれの後ＩＩ ＯＩ
Ｉに変化したことにより 、 ＮＡＮＤケ”−）１２お
よび１５の出力は°゛０″になる。これによｊｌ 、
ＮＡＮＤグー）１７の出力は再び°°１″に戻るが、Ｒ
−Ｓフリップフロップ回路のＮＡＮＤゲート１２および
１３ 、 ＮＡＮＤゲート１５および１６はいずれも保
持状態になシ、それらの出力は変化しない。したがって
、 ＮＡＮＤケ゛−ト１２および１５の出力はＩＩ Ｏ
ＩＨのままであるから、端子３および４の出力は°゛１
″′に復帰し、安定状態に移行する。次の段階で、端子
１および２の入力信号が同時に°１″′になると、、Ｎ
ＡＮＤケ”−ト１８および１９の出力はｎ１ｍであるか
ら、 ＮＡＮＤゲート１１および１４の出力は°゛１”
から０”に変化する。この１１０＋１なる論理状態がそ
れぞれのＲ−Ｓフリップフロップ回路に加えられた結果
、 ＮＡＮＤケ゛−ト１２および１５の出力は′１″に
、 ＮＡＮＤゲート１７，１８および１９はそれぞれ”
１″となって安定する。
幅は、 ＮＡＮＤケ゛−ト１７の入力端子がすべて°°
１″′になって出力が０″′になるまでのＮＡＮＤケ”
−）１７の信号伝達遅延時間に依存する。このＮＡＮＤ
ケ゛−ト１７の出力が一定の時間おくれの後ＩＩ ＯＩ
Ｉに変化したことにより 、 ＮＡＮＤケ”−）１２お
よび１５の出力は°゛０″になる。これによｊｌ 、
ＮＡＮＤグー）１７の出力は再び°°１″に戻るが、Ｒ
−Ｓフリップフロップ回路のＮＡＮＤゲート１２および
１３ 、 ＮＡＮＤゲート１５および１６はいずれも保
持状態になシ、それらの出力は変化しない。したがって
、 ＮＡＮＤケ゛−ト１２および１５の出力はＩＩ Ｏ
ＩＨのままであるから、端子３および４の出力は°゛１
″′に復帰し、安定状態に移行する。次の段階で、端子
１および２の入力信号が同時に°１″′になると、、Ｎ
ＡＮＤケ”−ト１８および１９の出力はｎ１ｍであるか
ら、 ＮＡＮＤゲート１１および１４の出力は°゛１”
から０”に変化する。この１１０＋１なる論理状態がそ
れぞれのＲ−Ｓフリップフロップ回路に加えられた結果
、 ＮＡＮＤケ゛−ト１２および１５の出力は′１″に
、 ＮＡＮＤゲート１７，１８および１９はそれぞれ”
１″となって安定する。
このように、上記の従来例によれば、端子１および２に
加えられる２つの入力信号の論理状態が同時に＋１１
ｊｌから“０”になった瞬間に、出力端子３および４か
らは過渡的に０″々るインパルスが出力されることが判
る。そして、このインパルスの幅は、 ＮＡＮＤケ゛−
ト１７の信号伝達遅延時間に依存し、入力の位相差とは
無関係であることが明らかである。
加えられる２つの入力信号の論理状態が同時に＋１１
ｊｌから“０”になった瞬間に、出力端子３および４か
らは過渡的に０″々るインパルスが出力されることが判
る。そして、このインパルスの幅は、 ＮＡＮＤケ゛−
ト１７の信号伝達遅延時間に依存し、入力の位相差とは
無関係であることが明らかである。
次に２本発明による位相比較器について実施例を示し２
図面を参照して説明する。
図面を参照して説明する。
第５図は本発明による実施例の構成を示す回路図である
。々お、この図において、第１図における従来例と同じ
符号で示したものは、それぞれ同じ機能を有するものと
して理解されたい。他に付加された２１および２２はそ
れぞれ遅延回路を示しており、入力の論理状態が°゛０
′″から°“１″に変化するとき遅延時間が大きく、入
力が１″から°゛０″′に変化するとき遅延時間が小さ
くはたらく回路である。さて、この例によれば、入力さ
れる２つの信号の位相および周波数が相等しいとき、入
力信号が同時に°′１″′からＩｔ ＯＩＩに変化した
瞬間、 ＮＡＮＤゲート１１および１４の出力が０″′
からＩＩ Ｉ Ｐ＋に変化するが２図に見られるように
、遅延回路２１および２２がそれぞれＮＡＮＤケ゛−ト
１１の出力側と１８の入力側との間、およびＮＡＮＤダ
ート１４の出力側と１９の入力側との間に挿入されてい
るために。
。々お、この図において、第１図における従来例と同じ
符号で示したものは、それぞれ同じ機能を有するものと
して理解されたい。他に付加された２１および２２はそ
れぞれ遅延回路を示しており、入力の論理状態が°゛０
′″から°“１″に変化するとき遅延時間が大きく、入
力が１″から°゛０″′に変化するとき遅延時間が小さ
くはたらく回路である。さて、この例によれば、入力さ
れる２つの信号の位相および周波数が相等しいとき、入
力信号が同時に°′１″′からＩｔ ＯＩＩに変化した
瞬間、 ＮＡＮＤゲート１１および１４の出力が０″′
からＩＩ Ｉ Ｐ＋に変化するが２図に見られるように
、遅延回路２１および２２がそれぞれＮＡＮＤケ゛−ト
１１の出力側と１８の入力側との間、およびＮＡＮＤダ
ート１４の出力側と１９の入力側との間に挿入されてい
るために。
ＮＡＮＤゲート１１および１４の出力状態が“°０″か
らＩＩ １ ＃になった時点から、 ＮＡＮＤデート１
７が１″′から°°０″に変化してＲ−Ｓフリッゾフロ
ッゾ回路１２゜１３および１５，１６が反転するまでの
時間だけ。
らＩＩ １ ＃になった時点から、 ＮＡＮＤデート１
７が１″′から°°０″に変化してＲ−Ｓフリッゾフロ
ッゾ回路１２゜１３および１５，１６が反転するまでの
時間だけ。
これらの遅延回路によるＮＡＮＤゲート１８および１９
への信号の伝達を遅らすことができる。これによって、
ＮＡＮＤ）ｆ″’−）１８および１９の３つの入力端子
がすべて′１″に力ることがなくなり、端子３および４
から過渡的なイン・ぐルスの発生を除くことができる。
への信号の伝達を遅らすことができる。これによって、
ＮＡＮＤ）ｆ″’−）１８および１９の３つの入力端子
がすべて′１″に力ることがなくなり、端子３および４
から過渡的なイン・ぐルスの発生を除くことができる。
々お、これらの遅延回路２１．２２は、この回路に与え
られる入力信号が°゛１″から°°０″に変化したとき
には遅延をもたせる必要がない。したがって、遅延回路
２１および２２として、入力パルスの立上シと立下がシ
とによって遅延時間の異る回路を使用すればよい。第６
図は、これ等の遅延回路２１．２２の具体的な回路例と
して、遅延回路２１を例にとって示したものである。こ
の図において、５は入力端子、６は出力端子、２１−１
は抵抗、２１−２はコンデンサ、２１−３はダイオード
である。このような回路において、最初に、入力端子５
に低レベルの電圧がかかっているとする。また、 ＮＡ
ＮＤダート１１の出力インピーダンスは低く。
られる入力信号が°゛１″から°°０″に変化したとき
には遅延をもたせる必要がない。したがって、遅延回路
２１および２２として、入力パルスの立上シと立下がシ
とによって遅延時間の異る回路を使用すればよい。第６
図は、これ等の遅延回路２１．２２の具体的な回路例と
して、遅延回路２１を例にとって示したものである。こ
の図において、５は入力端子、６は出力端子、２１−１
は抵抗、２１−２はコンデンサ、２１−３はダイオード
である。このような回路において、最初に、入力端子５
に低レベルの電圧がかかっているとする。また、 ＮＡ
ＮＤダート１１の出力インピーダンスは低く。
ＮＡＮＤケ゛−ト１８の入力インピーダンスは高いこと
を考李→を通じて電荷が蓄積され、コンデンサ２１−２
の両端電圧は入力端子５の電圧とほぼ等しい低レベルの
電圧がかかっていることになる。
を考李→を通じて電荷が蓄積され、コンデンサ２１−２
の両端電圧は入力端子５の電圧とほぼ等しい低レベルの
電圧がかかっていることになる。
したがって９次の段階で入力端子５の電圧が低レベルか
ら高レベルに変化すると、入力端子５から抵抗２１−１
を通じて電流が流れ、コンデンサ２１−２が充電される
。充電の時定数は抵抗２１−１の抵抗値とコンデンサ２
１−２の容量値の積と々る。
ら高レベルに変化すると、入力端子５から抵抗２１−１
を通じて電流が流れ、コンデンサ２１−２が充電される
。充電の時定数は抵抗２１−１の抵抗値とコンデンサ２
１−２の容量値の積と々る。
出力端子６の電圧はコンデンサ２１−２の端子電圧と等
しいから、この遅延回路は低レベルから高レベルへの立
上シの電圧に対して上記充電の時定数分だけ信号の伝達
を遅延させるように作用する。
しいから、この遅延回路は低レベルから高レベルへの立
上シの電圧に対して上記充電の時定数分だけ信号の伝達
を遅延させるように作用する。
その後に、端子５０入力電圧が、高レベルから低レベル
へ変化する場合には、ダイオード２１−３は順方向にバ
イアスされることになるので、コンデンサ２１−２に充
電されていた電荷は抵抗２１−１とダイオード２１−３
を通じて放電する。ダイオード２１−３のオン抵抗を抵
抗２１−１の値より小さくなるよう設定しておけば、放
電時定数を充電時定数よシ小さくすることができる。な
お、充電時定数の設定は、第４図のタイムチャートから
判るように、 ＮＡＮＤケ゛−ト１１および１４の出力
が同時に低がそれぞれ高レベルから低レベルになるまで
の時間の間を保持できるように選べばよい。
へ変化する場合には、ダイオード２１−３は順方向にバ
イアスされることになるので、コンデンサ２１−２に充
電されていた電荷は抵抗２１−１とダイオード２１−３
を通じて放電する。ダイオード２１−３のオン抵抗を抵
抗２１−１の値より小さくなるよう設定しておけば、放
電時定数を充電時定数よシ小さくすることができる。な
お、充電時定数の設定は、第４図のタイムチャートから
判るように、 ＮＡＮＤケ゛−ト１１および１４の出力
が同時に低がそれぞれ高レベルから低レベルになるまで
の時間の間を保持できるように選べばよい。
上記の実施例においては、遅延回路２１および２２の付
加によるも、論理回路そのものは第１図の従来例と同じ
機能をもっているから、２つの入力信号に位相差がある
場合や２周波数差がある場合の動作に変わシはない。
加によるも、論理回路そのものは第１図の従来例と同じ
機能をもっているから、２つの入力信号に位相差がある
場合や２周波数差がある場合の動作に変わシはない。
以上の説明によシ明らかなように１本発明によれば、非
同期型の順序回路中に遅延回路を挿入することによって
、２つの入力信号の位相および周波数が互に一致したと
きに生ずる過渡的な・ぐルスの発生を阻止することがで
き、とれによって１位相差検出感度の直線性が改善され
、検出性能を向上すべく大きな効果が得られる。
同期型の順序回路中に遅延回路を挿入することによって
、２つの入力信号の位相および周波数が互に一致したと
きに生ずる過渡的な・ぐルスの発生を阻止することがで
き、とれによって１位相差検出感度の直線性が改善され
、検出性能を向上すべく大きな効果が得られる。
第１図は従来の位相比較器の構成例を示す回路図、第２
図は、第１図の従来例における第１の入力信号の進み位
相による動作状態を示すタイムチャート、第３図は、第
１図の従来例における第１の入力信号の遅れ位相による
動作状態を示すタイムチャート、第４図は、第１図の従
来例における第１および第２の入力信号の同相による動
作状態を示すタイムチャート、第５図は本発明による実
施例の構成を示す回路図、第６図は、第５図の実施例に
おける遅延回路の具体例を示す回路図である。 図において、１１〜１６は２人力ＮＡＮＤケ８−ト。 １７は４人力ＮＡＮＤゲート、１８，１９は３人力ＮＡ
ＮＤケ”−ト、２１１２２は遅延回路、２１−１は抵抗
＋２１−１；ｊ：コンデンサ、２１−３はダイオードで
ある。 １９ ／撃 第１図 う ２ ２４ 第３図 端子 １ 序４図
図は、第１図の従来例における第１の入力信号の進み位
相による動作状態を示すタイムチャート、第３図は、第
１図の従来例における第１の入力信号の遅れ位相による
動作状態を示すタイムチャート、第４図は、第１図の従
来例における第１および第２の入力信号の同相による動
作状態を示すタイムチャート、第５図は本発明による実
施例の構成を示す回路図、第６図は、第５図の実施例に
おける遅延回路の具体例を示す回路図である。 図において、１１〜１６は２人力ＮＡＮＤケ８−ト。 １７は４人力ＮＡＮＤゲート、１８，１９は３人力ＮＡ
ＮＤケ”−ト、２１１２２は遅延回路、２１−１は抵抗
＋２１−１；ｊ：コンデンサ、２１−３はダイオードで
ある。 １９ ／撃 第１図 う ２ ２４ 第３図 端子 １ 序４図
Claims (1)
- 【特許請求の範囲】 １、 第１の入力信号が一方の入力端子にカロえられる
第１の２人力ＮＡＮＤゲートと、該第、１の２人力ＮＡ
ＮＤゲートの出力側がＳ端子に接続された第１のフリッ
プフロップと、第２の入力信号力；一方の入力端子に加
えられる第２の２人力ＮＡＮＤケ゛−トと。 該第２の２人力ＮＡＮＤゲートの出力側がＳ端子に接続
された第２のフリップフロッグと、前言８第１の２人力
ＮＡＮＤゲートの出力側が第１の入力端子に。 前記第１のフリップフロップのＱ出力狽１１７５ｉ第２
の入力端子に、前記第２のフリップフロップのＱ出力側
が第３の入力端子に、前記第２の２人力ＮＡＮＤゲート
の出力側が第４の入力端子にそれぞれ接続された４人力
ＮＡＮＤダートと、前言８第１の２人力ＮＡＮＤケ゛−
トの出力側が第１の入力端子に、前言８第１のフリップ
フロップΩＱ出力側が第２の入力端子に、前記４人力Ｎ
ＡＮＤダートの出力側ゝ第３０入力端子にそれぞれ接続
された第１の３人力ＮＡＮＤケ゛−トと、前記第２の２
人力ＮＡＮＤケ゛−トの出力側が第１の入力端子に、前
記第２のフリップフロッグのＱ出力側が第２の入力端子
に、前記４人力ＮＡＮＤダートの出力側が第３の入力端
子にそれぞれ接続された第２の３人力ＮＡＮＤケ゛−ト
とを有し、更に。 前記４人力ＮＡＮＤゲートの出力側が前記第１のフリッ
プフロップのＲ端子と前記第２のフリップフロップのＲ
端子とに接続され、前記第１の３人力ＮＡＮＤダートの
出力側が前記第１の２人力ＮＡＮＤゲートの他方の入力
端子に接続され、該第１の３人力ＮＡＮＤダートの出力
側から第１の出力信号を取りだし、かつ前記第２の３人
力ＮＡＮＤダートの出力側が前記第２の２人力ＮＡＮＤ
ダートの他方の入力端子に接続され、該第２の３人力Ｎ
ＡＮＤケ゛−トの出力側から第２の出力信号を取りだす
ようにした位相比較器において、前記第１の２人力ＮＡ
ＮＤケゝ−トの出力側と前記第１の３人力ＮＡＮＤダー
トの第１の入力端子との間に第１の遅延回路を挿入し、
前記第２の２人力ＮＡＮＤダートの出力側と前記第２の
３人力ＮＡＮＤダートの第１の入力端子との間に第２の
遅延回路を挿入したことを特徴とする位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113684A JPS595739A (ja) | 1982-06-30 | 1982-06-30 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113684A JPS595739A (ja) | 1982-06-30 | 1982-06-30 | 位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595739A true JPS595739A (ja) | 1984-01-12 |
Family
ID=14618551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113684A Pending JPS595739A (ja) | 1982-06-30 | 1982-06-30 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595739A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274917A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | 位相同期検出回路 |
| JPH04129324A (ja) * | 1990-09-20 | 1992-04-30 | Nec Corp | 周波数位相比較器 |
| FR2695779A1 (fr) * | 1992-09-15 | 1994-03-18 | Cit Alcatel | Procédé et dispositifs pour la transmission simultanée de deux signaux binaires hétérochrones par un même support. |
-
1982
- 1982-06-30 JP JP57113684A patent/JPS595739A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274917A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | 位相同期検出回路 |
| JPH04129324A (ja) * | 1990-09-20 | 1992-04-30 | Nec Corp | 周波数位相比較器 |
| FR2695779A1 (fr) * | 1992-09-15 | 1994-03-18 | Cit Alcatel | Procédé et dispositifs pour la transmission simultanée de deux signaux binaires hétérochrones par un même support. |
| EP0588701A1 (fr) * | 1992-09-15 | 1994-03-23 | Alcatel Cit | Procédé et dispositifs pour la transmission simultanée de deux signaux binaires hétérochrones par un même support |
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