JPS58108473A - 異常電圧検出装置 - Google Patents
異常電圧検出装置Info
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- JPS58108473A JPS58108473A JP56207411A JP20741181A JPS58108473A JP S58108473 A JPS58108473 A JP S58108473A JP 56207411 A JP56207411 A JP 56207411A JP 20741181 A JP20741181 A JP 20741181A JP S58108473 A JPS58108473 A JP S58108473A
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- Japan
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- reference voltage
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16566—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533
- G01R19/1659—Circuits and arrangements for comparing voltage or current with one or several thresholds and for indicating the result not covered by subgroups G01R19/16504, G01R19/16528, G01R19/16533 to indicate that the value is within or outside a predetermined range of values (window)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、集積回路測定装置の異常電圧を検出する装置
に関するものである。
に関するものである。
一般にＤＣパラメトリック特性ｔ＠定する集積回路測定
装置（以下ＤＣテスタと称す）においては、その特性を
精度よく測定する為（例えばリーク電流測定）回路の切
シ換え等にはメカニカルがリードリレーを用いている。
装置（以下ＤＣテスタと称す）においては、その特性を
精度よく測定する為（例えばリーク電流測定）回路の切
シ換え等にはメカニカルがリードリレーを用いている。
通常のリードリレーは、そのオン、オフ動作時チャタリ
ング現象を生じ、安定に至るまでの所要時間を必要とし
、その時間はリードリレー個々にバラツキがある。又。
ング現象を生じ、安定に至るまでの所要時間を必要とし
、その時間はリードリレー個々にバラツキがある。又。
経年変化等によって劣化すると前記オン、オフ時間が次
第に長くなると共に益々リードリレー間のバラツキも大
きくなる等の欠点があった。
第に長くなると共に益々リードリレー間のバラツキも大
きくなる等の欠点があった。
かかる背景のもとにＤＣテスタにて被測定素子（以下Ｄ
ＵＴと称す）のパラメ） ＩＪラック性を測定する際、
プログラマブル電圧、電流印加源（以下ＤＰ８と称す）
から任意の電圧、電流を印加するが、尚鋏リードリレー
の動作時間が遅くなシ。
ＵＴと称す）のパラメ） ＩＪラック性を測定する際、
プログラマブル電圧、電流印加源（以下ＤＰ８と称す）
から任意の電圧、電流を印加するが、尚鋏リードリレー
の動作時間が遅くなシ。
テスト実行中電圧、電流レンジの切換え特等本来ならＤ
Ｃテスタ内の構成回路中、リードリレーが動作し閉回路
が形成されてから電圧電流等が印加されるべきなのに動
作ズレを起こし、リードリレーが動作する以前に電圧電
流等が印加される為異常電圧が発生し＆製品の劣化ある
いは製品を破壊する恐れがあった。
Ｃテスタ内の構成回路中、リードリレーが動作し閉回路
が形成されてから電圧電流等が印加されるべきなのに動
作ズレを起こし、リードリレーが動作する以前に電圧電
流等が印加される為異常電圧が発生し＆製品の劣化ある
いは製品を破壊する恐れがあった。
一般ＫＩＣテスタは所定のＩＩ能及び精度が維持されて
いるかＩＣ１１品の測定を行う前に定期的にチェックさ
れている。又測定は第１図に示す様にまずＤＵＴＫ印加
される電圧等はリレーがオン後安定してから印加され、
さらにＤＵＴが安定した時点で判定パルスをゲート信号
とし測定、その後リレーをオフにしてからＤＵＴの印加
電源がオフになるタイミングでテストが実行される。以
上のことからリレーのオン、オフ時１判定パルスは禁止
されておシリレーのオン、オフ動作時リレーのチャタリ
ング発生するサージ電圧は検出不可能である。これらの
点検を行うには、全ＤＰ８ｔ−それぞれのレンジで動作
させ、オシロスコープ尋ヲ用いて目視にて点検しなけれ
ばならず１日常の点検では、多大な時間を要する為省略
し、６ケ月あるいは１年に１回の定期点検時に実施して
いるのが実状である。
いるかＩＣ１１品の測定を行う前に定期的にチェックさ
れている。又測定は第１図に示す様にまずＤＵＴＫ印加
される電圧等はリレーがオン後安定してから印加され、
さらにＤＵＴが安定した時点で判定パルスをゲート信号
とし測定、その後リレーをオフにしてからＤＵＴの印加
電源がオフになるタイミングでテストが実行される。以
上のことからリレーのオン、オフ時１判定パルスは禁止
されておシリレーのオン、オフ動作時リレーのチャタリ
ング発生するサージ電圧は検出不可能である。これらの
点検を行うには、全ＤＰ８ｔ−それぞれのレンジで動作
させ、オシロスコープ尋ヲ用いて目視にて点検しなけれ
ばならず１日常の点検では、多大な時間を要する為省略
し、６ケ月あるいは１年に１回の定期点検時に実施して
いるのが実状である。
本発明の目的は、これらの点検を自動的に行う検出接置
を提供し日常の点検に十分対応できることにある。
を提供し日常の点検に十分対応できることにある。
本発明は予じめＤＣテスタにプログラムしたＤＰ８の出
力と基準電圧発生部で設定した基準電圧との比較を行い
ＤＰ８の出方が基準！圧以上になりた時（ＤＰ８のレン
ジ等に使用しているリードリレーのチャタリング等によ
るオーバーシェード。
力と基準電圧発生部で設定した基準電圧との比較を行い
ＤＰ８の出方が基準！圧以上になりた時（ＤＰ８のレン
ジ等に使用しているリードリレーのチャタリング等によ
るオーバーシェード。
アンダーシ為−ト発生時）表示させ、ＤＰ８の異常電圧
発生状態を知ろうとするものである。
発生状態を知ろうとするものである。
以下１図面を用いて本発明の一実施例を説明する。
第２図に、一般的なりＣテスタの回路構成ブロック図を
示す。ＤＰ８１０１〜１０３はレジスタ及びラッチ回路
Ｌ□〜Ｌｓ、ＤＡＣ回路り、〜Ｄｓ ｔ−介してアンプ
回路人、〜Ａ４ にて増幅、出力されフォースラインと
な〕、マたセンスラインはポルｆ−ジｒｈＯ’）−Ｆ、
〜Ｐ、、抵抗Ｒ０〜Ｒ３及びＲ。
示す。ＤＰ８１０１〜１０３はレジスタ及びラッチ回路
Ｌ□〜Ｌｓ、ＤＡＣ回路り、〜Ｄｓ ｔ−介してアンプ
回路人、〜Ａ４ にて増幅、出力されフォースラインと
な〕、マたセンスラインはポルｆ−ジｒｈＯ’）−Ｆ、
〜Ｐ、、抵抗Ｒ０〜Ｒ３及びＲ。
〜凡、。を介して帰還回路が構成されている。尚、ＤＰ
８１０１１１０２は電圧印加、ＤＰ８３は電流印加例を
示している。又、Ｒ，〜ル、。は電流印加電源の電流レ
ンジ用の抵抗であＬ通常前記ＤｒＳ内の電圧、電流レン
ジの切シ換えにはリードリレーが用いられている。各Ｄ
Ｐ８の電圧は、リレーマトリクス１０５によって印加対
象の端子が選択され、ＤＵＴの任意のピンに印加される
。
８１０１１１０２は電圧印加、ＤＰ８３は電流印加例を
示している。又、Ｒ，〜ル、。は電流印加電源の電流レ
ンジ用の抵抗であＬ通常前記ＤｒＳ内の電圧、電流レン
ジの切シ換えにはリードリレーが用いられている。各Ｄ
Ｐ８の電圧は、リレーマトリクス１０５によって印加対
象の端子が選択され、ＤＵＴの任意のピンに印加される
。
次に本発明について説明する。第３図の破線内が本発明
の実施例の検出装置のブロック図である。
の実施例の検出装置のブロック図である。
同図中、検出回路２０１〜２０９ｔｉ各Ｄｐｓ１−ＤＰ
８３の電圧印加（以下ＶＦと称すン用３レンジ（２０１
＝ｌＶＶ７ジｅ ２０２ ＝ｌ ＯＶｖンジ。
８３の電圧印加（以下ＶＦと称すン用３レンジ（２０１
＝ｌＶＶ７ジｅ ２０２ ＝ｌ ＯＶｖンジ。
２０３＝１ｐＯＶレンジ）分とＤＰ８４の電流印加（以
下ＩＦと称す）用６レンジ（２０４＝ｌ＃Ａｖ７ジｔ
２０５＝１０ｓＡｖｙ９，２０６＝１００ＡＡレンジ
＊ ２０７＝１ｍＡレンジ＊ ２０８＝＝１０ｍＡ
レンジ、２０９＝１００ｍＡレンジ）分に対応する９回
路である。負荷抵抗２１３−１〜２１３−３０内０２１
３−２ 及び２１３−３ ｉ；ｉ、ＶＦＯ各しｙジの電
圧がフルスケール出力した時、検出電圧が同一レベルに
なる様に抵抗分割され、又、負荷抵抗２１３−４〜２１
３−９紘ＩＦ時各電流レンジでフォースした個々の電流
値の検出電圧が同一になるように各レンジに対して抵抗
値を選らび、各負荷抵抗の一方はＤＣテスタのＧＮＤラ
インに継がれる。各負荷抵抗における検出電圧はウィン
ドコンパレータ一部２１０−１〜２１０−９に入力され
。
下ＩＦと称す）用６レンジ（２０４＝ｌ＃Ａｖ７ジｔ
２０５＝１０ｓＡｖｙ９，２０６＝１００ＡＡレンジ
＊ ２０７＝１ｍＡレンジ＊ ２０８＝＝１０ｍＡ
レンジ、２０９＝１００ｍＡレンジ）分に対応する９回
路である。負荷抵抗２１３−１〜２１３−３０内０２１
３−２ 及び２１３−３ ｉ；ｉ、ＶＦＯ各しｙジの電
圧がフルスケール出力した時、検出電圧が同一レベルに
なる様に抵抗分割され、又、負荷抵抗２１３−４〜２１
３−９紘ＩＦ時各電流レンジでフォースした個々の電流
値の検出電圧が同一になるように各レンジに対して抵抗
値を選らび、各負荷抵抗の一方はＤＣテスタのＧＮＤラ
インに継がれる。各負荷抵抗における検出電圧はウィン
ドコンパレータ一部２１０−１〜２１０−９に入力され
。
基準電圧発生部２１４で予じめ定めた基準電圧と比較さ
れ、その判定結果がメモリ部２１１−１〜２１・１−９
に記憶され、その出力情帳が嵌示部２１２−１〜２１
２−９ で表示される電源部２１５は本検出装置の電源
部であＬテスト中信号２１６゜テストスタート信号２１
７はＤＣテスタの制御回路１０６から取シ出した信号で
前記メモリ部２１１へ供給されコントロール信号として
使用する。
れ、その判定結果がメモリ部２１１−１〜２１・１−９
に記憶され、その出力情帳が嵌示部２１２−１〜２１
２−９ で表示される電源部２１５は本検出装置の電源
部であＬテスト中信号２１６゜テストスタート信号２１
７はＤＣテスタの制御回路１０６から取シ出した信号で
前記メモリ部２１１へ供給されコントロール信号として
使用する。
第４図は本実施例の回路の詳細を説明するために、ＤＰ
８のルンジに対応する２０１ ｔ−抜き出した図である
。ｔず、ＤＰ８にて出力された電圧はりレーマトリクス
を経由し、負荷抵抗２１３−ＩＫ入クシ検出部２１０ウ
ィンドコンパレータＣＯＭＩ、Ｃ０Ｍ２に入力される。
８のルンジに対応する２０１ ｔ−抜き出した図である
。ｔず、ＤＰ８にて出力された電圧はりレーマトリクス
を経由し、負荷抵抗２１３−ＩＫ入クシ検出部２１０ウ
ィンドコンパレータＣＯＭＩ、Ｃ０Ｍ２に入力される。
又、基準電圧発生部２１４で作られた基準電圧はウイン
ドコンパレータＣＯＭＩ、Ｃ０Ｍ２の基準電圧として入
力される。そして前記ＤＰ８の各レンジ回路を構成する
リードリレーのチャタリングの影響によシ発生した異常
電圧は予じめ設定された電圧＋ｖ、−Ｖ１よシ大きいと
その出力はハイレベルとなＬＯＲゲート回路を経由し、
ＡＮＤゲート回路のｌ入力に入シ、又ＡＮＤゲート回路
の他方入力はテスト実行中ノイズ岬の影響によ）、動作
しない様第５図に示す様にテスト中だけゲートを開ける
為の信号２１６が入力される。前記ＡＮＤゲート回路の
出力は、フリップフロップ回路Ｆ／Ｆ Ｋ入力されセッ
トされると発光−子２１１が表示される。
ドコンパレータＣＯＭＩ、Ｃ０Ｍ２の基準電圧として入
力される。そして前記ＤＰ８の各レンジ回路を構成する
リードリレーのチャタリングの影響によシ発生した異常
電圧は予じめ設定された電圧＋ｖ、−Ｖ１よシ大きいと
その出力はハイレベルとなＬＯＲゲート回路を経由し、
ＡＮＤゲート回路のｌ入力に入シ、又ＡＮＤゲート回路
の他方入力はテスト実行中ノイズ岬の影響によ）、動作
しない様第５図に示す様にテスト中だけゲートを開ける
為の信号２１６が入力される。前記ＡＮＤゲート回路の
出力は、フリップフロップ回路Ｆ／Ｆ Ｋ入力されセッ
トされると発光−子２１１が表示される。
又、フリップフロップ回路Ｐ／Ｆのリセット入力は図中
のテストスタート信号２１７でこのＦ／Ｆをクリアする
為のものである。
のテストスタート信号２１７でこのＦ／Ｆをクリアする
為のものである。
第６図は、実際に本回路を接続し、テストを実行するた
めのプログラムの一例を示す図である。
めのプログラムの一例を示す図である。
まず、ＩＰＩＮＫＩＶレンジ用検出回路を液検出回路Ｐ
ＩＮにＩＯＶ用・−−−−・９ Ｐ Ｉ Ｎに１００ｍ
Ａ ｖンジ用を順次接続しておく。ｌテスト目にて、
１ＰＩＮＫＤＰ８１（ＤＩＶしｙジ、２ＰＩＮＫＤＰ８
２０１０Ｖｖｙジ、３ＰＩＮＫＤＰ８３の１００Ｖレン
ジをプログラムし、２テストにて１ＰＩＮにＤＰ８２の
ＩＶレンジ、２ＰＩＮにＤＰ８３の１０Ｖしｙジ、３Ｐ
ＩＮにＤＰ８１Ｏ１００Ｖｖｙ９ｔ３？ｘ）Ｋて、ＩＰ
ＩＮＫＤＰ８ａｏｌＶレンジをプログラムする。４テス
トにて１ＰＩＮにＤＰ８４のＩＶレンジ、５テストにて
２ＰＩＮにＤＰ８４のＩＯＶレンジ、６テストにて３Ｐ
ＩＮにＤＰ８４の１００■レンジ、７テスト、４ＰＩＮ
ＫＤＰＳ４のｌ＃Ａレンジ、８テスト、５ＰＩＮにＤＰ
８４の１０μＡレンジ、・・・・・・１２テス）９ＰＩ
ＮＫＤＰ８４の１００ｍＡ レンジが継がる様同様にプ
ログラムし、テストを実行すると全ＤＰ８の全レンジの
チェックを自動的に行うことができる。第７図は、第６
図中のプログラムでｌテストｔ−実行した時の、リレー
マトリクスの動作と負荷抵抗の接ぎ方を示す図である。
ＩＮにＩＯＶ用・−−−−・９ Ｐ Ｉ Ｎに１００ｍ
Ａ ｖンジ用を順次接続しておく。ｌテスト目にて、
１ＰＩＮＫＤＰ８１（ＤＩＶしｙジ、２ＰＩＮＫＤＰ８
２０１０Ｖｖｙジ、３ＰＩＮＫＤＰ８３の１００Ｖレン
ジをプログラムし、２テストにて１ＰＩＮにＤＰ８２の
ＩＶレンジ、２ＰＩＮにＤＰ８３の１０Ｖしｙジ、３Ｐ
ＩＮにＤＰ８１Ｏ１００Ｖｖｙ９ｔ３？ｘ）Ｋて、ＩＰ
ＩＮＫＤＰ８ａｏｌＶレンジをプログラムする。４テス
トにて１ＰＩＮにＤＰ８４のＩＶレンジ、５テストにて
２ＰＩＮにＤＰ８４のＩＯＶレンジ、６テストにて３Ｐ
ＩＮにＤＰ８４の１００■レンジ、７テスト、４ＰＩＮ
ＫＤＰＳ４のｌ＃Ａレンジ、８テスト、５ＰＩＮにＤＰ
８４の１０μＡレンジ、・・・・・・１２テス）９ＰＩ
ＮＫＤＰ８４の１００ｍＡ レンジが継がる様同様にプ
ログラムし、テストを実行すると全ＤＰ８の全レンジの
チェックを自動的に行うことができる。第７図は、第６
図中のプログラムでｌテストｔ−実行した時の、リレー
マトリクスの動作と負荷抵抗の接ぎ方を示す図である。
この様に本発明によれば、各ＤＰＳの全レンジの日常点
検が可能にな、ａ、ＳＳ品の劣ｆヒ及び破壊等を未然に
防止することができ、その効果は大きい。
検が可能にな、ａ、ＳＳ品の劣ｆヒ及び破壊等を未然に
防止することができ、その効果は大きい。
第１図はＤＯテスタのタイミング信号を示す図。
諮２図はＤＣテスタのＤＰＳ部及びリレーマトリクス部
を示す図、第３図はＤＣテスタ及び本発明のブロック図
を、示す図、第４図は本発明実施例の回路を示す図、第
５図はＤＣテスタのタイミング信号を示す図、第６図は
プログラムの実施例を示す図、第７図はりレーマトリク
スのリードリレーのオン状！１を示す図、である。 なシ図中罠於いて％ １０１，１０２，１０３・・・・
・・ＤＰ８，１０５・・・・・・リレーマトリクス％Ｌ
□。 Ｌ、、Ｌ、・・・・・・レジスタ及びラッチ回路、Ｄｌ
。 ＤＤ ・・・・・・Ｄ／Ａコンバータ％ Ｆ、、Ｆ、
、Ｆ。 ２１ Ｓ ・・・・・・ボルテージホロワ−１Ｒユ〜凡自＊ ｌ（
１ｇ＋〜凡、。 ・・・・・・レンジ切シ換え用抵抗、Ａ１．ムｓ＊ Ａ
ｓｏ Ａ４・・・・・・アンプ回路ｋ ’Ｌｍ” ！Ｊ
・・・・・・リードリレー。 １０６・・・・・・ＤＣテスタの制御回路、２０１〜２
０５゜２０９・・・・・・検出回路部、２１０−１〜２
１０ ５＊２１０−９ ・・・・・・検出部、２１３−
１〜２１３−５゜２１３−９ ・・・・・・負荷抵抗
、２１１−１〜２１１−５゜２１１−９ ・・・・・
・メモリ部、２１２−１〜２１２−５゜２１２−９ ・
・・・・・聚示部、２１４・・・・・・基準電圧発生部
、２１５・・・・・・電源部、２１６・・・・・・テス
ト中信号。 ２ｉ７・・・・・・テストスタート信号、である。 Ｖ７手１ テス）３ ゛・、 〜３、 串（回 殆１図 ？−７図
を示す図、第３図はＤＣテスタ及び本発明のブロック図
を、示す図、第４図は本発明実施例の回路を示す図、第
５図はＤＣテスタのタイミング信号を示す図、第６図は
プログラムの実施例を示す図、第７図はりレーマトリク
スのリードリレーのオン状！１を示す図、である。 なシ図中罠於いて％ １０１，１０２，１０３・・・・
・・ＤＰ８，１０５・・・・・・リレーマトリクス％Ｌ
□。 Ｌ、、Ｌ、・・・・・・レジスタ及びラッチ回路、Ｄｌ
。 ＤＤ ・・・・・・Ｄ／Ａコンバータ％ Ｆ、、Ｆ、
、Ｆ。 ２１ Ｓ ・・・・・・ボルテージホロワ−１Ｒユ〜凡自＊ ｌ（
１ｇ＋〜凡、。 ・・・・・・レンジ切シ換え用抵抗、Ａ１．ムｓ＊ Ａ
ｓｏ Ａ４・・・・・・アンプ回路ｋ ’Ｌｍ” ！Ｊ
・・・・・・リードリレー。 １０６・・・・・・ＤＣテスタの制御回路、２０１〜２
０５゜２０９・・・・・・検出回路部、２１０−１〜２
１０ ５＊２１０−９ ・・・・・・検出部、２１３−
１〜２１３−５゜２１３−９ ・・・・・・負荷抵抗
、２１１−１〜２１１−５゜２１１−９ ・・・・・
・メモリ部、２１２−１〜２１２−５゜２１２−９ ・
・・・・・聚示部、２１４・・・・・・基準電圧発生部
、２１５・・・・・・電源部、２１６・・・・・・テス
ト中信号。 ２ｉ７・・・・・・テストスタート信号、である。 Ｖ７手１ テス）３ ゛・、 〜３、 串（回 殆１図 ？−７図
Claims (1)
- 【特許請求の範囲】 集積回路測定装置に於いて、プログラマブル電圧電流印
加源の各電圧電流レンジ数に対応させ。 任意のデバイスピンを選択し、前記プログラマブル電圧
電流印加源からレンジに対応した、電圧。 電流を前記デバイスピンＫｍ続した負荷抵抗に印加し、
ｌ＊低抵抗検出電圧と予め定めた基準電圧値とを比較判
定し、その結果を不嵐メモリに記憶させ過渡的に発生す
る異常電圧を自動的に検出することを特徴とする異常電
圧検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207411A JPS58108473A (ja) | 1981-12-22 | 1981-12-22 | 異常電圧検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207411A JPS58108473A (ja) | 1981-12-22 | 1981-12-22 | 異常電圧検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58108473A true JPS58108473A (ja) | 1983-06-28 |
Family
ID=16539291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207411A Pending JPS58108473A (ja) | 1981-12-22 | 1981-12-22 | 異常電圧検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108473A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0682258A1 (en) * | 1994-05-09 | 1995-11-15 | Ciba Corning Diagnostics Corp. | Obstruction detection circuit for sample probe |
-
1981
- 1981-12-22 JP JP56207411A patent/JPS58108473A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0682258A1 (en) * | 1994-05-09 | 1995-11-15 | Ciba Corning Diagnostics Corp. | Obstruction detection circuit for sample probe |
| US5503036A (en) * | 1994-05-09 | 1996-04-02 | Ciba Corning Diagnostics Corp. | Obstruction detection circuit for sample probe |
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