JPS58106930A - 同符号連続抑圧制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の属する分野〉 この発明ｌｊｍ値符号系列（ｍ門２　ｊ　、　Ａは自然
数）を伝送するディジタル符号伝送方式において同符号
が所定数以上連続するのを抑圧するための同符号連続抑
圧制御方式に関するものである。

〈従来の技術の説明〉 ディジタル符号伝送方式では、伝送される信号列の符号
が長い期間にわたシ同符号が連続すると、中継系におけ
るタイミング抽出が困難となシ、システムの信頼性を低
下させる。これを抑圧する従来方式としては、 （１）送信情報ディジットに対して周期的に互いに相補
関係のある符号、例えば「０」と「１」とを交互に強制
的に挿入する。

（２）送信情報ディジットに対して周期的に奇パリティ
チェックを行なう。

勢が知られている。

第１図は上記（１）の従来方式のフレーム栴成例を示す
図で、Ａは送信情報ディジノ）Ｋ対し！ユ」−（ｎは２
以上の整数）の速度変換を行った場合に発生する余剰パ
ルス列を示す。この余剰パルス位置に同図Ｂ、Ｃに示す
ように交互に「１」ま九は「０」を挿入することによシ
同符号連続を抑圧しようとするものである。しかしこの
方式では■　±猷の伝送路速度上昇率に対して最悪同符
号連続数が２ｎ＋１と大きい。

■　周期的Ｋｒ　Ｉ　Ｊｔ九社「０」を挿入することに
より静パターンジッタＯ発生要因となるおそれがある。

などの欠点があった。

ｖｇ２図社上記（２）の従来方式のフレーム構成例を示
す回で、同図ムは第１図人と同様に速度変換によシ発生
した余剰パルス列であル、この余剰パルス列の各パルス
を同図ＢＫ示すように各ｎディジットのブロック毎の奇
パリティチェック用のデイクタ）Ｐ（ＯＩＫ＠Ｊ）ｆｉ
てる。つｔｂ各ジブロックｎ（奇数）ディジットよしな
シ、そのｎディジット中の例えば「１」の数が偶数の場
合はＰ（０）として「１」を、奇数の場合はＰ（０）と
して「０」を割や当てる。この方式は ■　伝送路速度上昇率に対して最悪同符号連続数Ｆｉ２
ｍと大きくなる。つまシ例えばブロックの最初のディジ
ットは「０」ヤその直後に「１」のみで、そのブ窒ツク
のＰ（０）は「１」となシ、次のブロックで「１」が再
び連続すると、そのブロックのＰ（０）が「０」となシ
、よって「１」が２ｎ連続する。

■　奇パリティで同符号連続を抑えるため、速度変換比
が〔偶数／奇数〕に制約される。つまシｎＦｉ奇数に＠
定される。

等の欠点があった。

〈発明の概賛〉 この発明はこれらの欠点を除去し、伝送路速度上昇に対
し同符号連続抑圧が十分大きく、シかも簡易な回路構成
により実現できる同符号連続抑圧伝送方式を提供するこ
とを目的とする。

この発明によれば座の速度変換で得られる余剰パルス位
置に、その直後もしくはそのいくつか後の特定の情報デ
ィジットの補符号を挿入するととＫよ〉、最悪同符号連
続数を制限する。

〈符号構成例の説明〉 第８図れこの発明の実施例における符号構成を説明する
ための図である。上土工の速紋変換で得られた余剰パル
スＡを、同符号が連続しないようにＸディジットとして
挿入する。この挿入するＸディジットとしては同図Ｃに
示すようにこの例ではＸディジットの直後の情報ディジ
ットＯ補符号を用いる。すなわち２値符号の場合、Ｘデ
ィジットの直後符号が「０」ならばＸデイクタ）　ｉｔ
　ｒｌＪ同じく「１」ならばＸディジットは「０」とす
る。

送信情報ディジットは多値符号でもよく、４値打号（＋
２ｄ　、＋ｄ　、　−ｄ　、−２ｄ）の場合、直後符号
が「十ｄＪならばＸディジットはｒｅｄ　Ｊ、同じく「
±２ｄＪならばＸディジットは「千２ｄＪとする。一般
にｎ値打号（ｎ−２ｔ、　ｊ　：自然数）に対しても同
じようＫＸディジットには、直後符号の補符号を挿入す
る。

こうするととによ）、少なくともｎディジットの次には
異符号が入るので、最悪同符号連続数がｎ＋１に抑えら
れる。この方法によればＸディジットとして直後の情報
ディジットの補符号を用いるために速度変換率に対して
何ら制約はない。さらに周期的に固定パタンを挿入する
こともないので静パターンジッタの発生要因とはならな
い。

〈符号構成の実現手段〉 第４図はζＯＪｌ！明による同符号連続抑圧制御方式を
実現させる九めの２値打号変換回路の構成例を示す図で
ある。

入力端子１１から入力された２値情報系列は同時に端子
１２から入力されたその２値情報系列のクロックＣＬＫ
によシメモリ１３に書込まれる。

その時のアドレスは端子１２よりのクロックをリングカ
ウンタ１４が計数することによシ得られる。

一方、発振梼１５から端子１２の入力クロックに対しｎ
　＋　１７　ｎ倍の発振周波数をもつ読出しクロックパ
ルスを発生し、そのクロックは、畳込用リングカウンタ
１４と同一構成の読出用リングカウンタ１６で計数され
、そのカウンタ１６でアドレス指定されてメモリ１３か
ら２値打号系列が読出されて、速度変換が行われる。つ
まシメモリ１３、リングカウンタ１４．１６を囲う点線
枠は入力２値符号系列に対し！ユ」−の速度変換を施す
速度変換回路１７を構成する。

この速度変換過程で入力りｐツクパルスとメモリ読出し
クロックパルスとの位相比較が位相比較回路１８で行わ
れる。位相比較回路１８で検出され九位相一致パルスと
、発振！１５の出力を分局する分周器１９の出力パルス
とにょシ、挿入パルス発生部２１でＦｉＸディジットへ
の挿入指令パルスを出す。メモリ３から読み出された２
値符号系列はＡＮＤゲート２２で発振器１５のクロック
によシサンプリングされ、仁のサンプリングされた２値
符号系列及び挿入パルス発生部２１の挿入指令パルスは
それぞれ１ビツトシフタ２３．２４によシ１ディジット
の遅延が与えられゐ。メモリ１３から読出された２値符
号系列はインバータ２５にも供給され、２値符号系列の
補符号系列が常にＡＮＤゲート２６に与えられている。

位相比較回路１８で発振器１８０ｎ＋ｉクロツク目に一
致検出が行われ、第５図ＡＫ示すように回路２６から挿
入指令パルスが得られたとし、この時、メそす１３の内
容はすべて読出されてからになっておシ、メモリ１３の
読出し出力は「ｏ」となっているとする。なおメモリ１
８から読出され、ゲート２２を通過した２値符号系列社
肱＋１クロック目の前ａｈ第５図Ｂに示すように−・１
１００ｒＯＪＯ１０１−−・拳（こ＼で「０」はメモリ
１３がからとなったためにもとすくもの）であるとする
。このような読出し２値符号系列と対応するインバータ
２５の出力は第５図Ｃに示すようになシ、１ビツトシフ
タ２３．２４の各出力ｔｉｍ５図り。

Ｅに示すようになる。こＯｌビットシフ／２４の出力（
！５図Ｅ）によりインバータ２５の出力、つまシ２値符
号系列（第５図Ｂ）中のｎ＋２クロツク目のディジット
「０」を反転した「１」が第５図Ｆに示すようにゲート
２６から散出される。

このゲート２６の出力、つまり前記Ｘディジット１ビツ
トシフタ２３の出力（第５図Ｄ）とがＯＲゲート２７で
第５図Ｇに示すように合成されて出力端子２８を通じて
伝送路へ出力される。

受信側で社上記の逆操作を行うことにより、すなわちＸ
ディジットを抜取ることにより、元の２値情報系列へ復
号できる。

２値符号系列以外のｍ値打号系列（ｍ−２ｔ。

ｔは自然数）Ｋついても同様にこの発明を適用できる。

〈４値符号に対する符号構成の実現手段〉第６図は４値
符号に対し同符号連続抑圧制御方式を実現させるための
４値符号変換回路を示し、第４図と対応する部分には同
一符号、又拡入力される二つの２値符号系列と対応して
同一符号に添字としてｒａＪ「ｂＪをそれぞれ付けであ
る。入力端子１１ｍ、ｌｌｂから入力され九２値情報系
列は同時に入力された端子１２のクロックＣＬＫにより
メモリ１３ｍ、１３ｂにそれぞれ書込まれる。発振器１
５は端子１２の入力クロックのｎ＋１／ｎ倍の発振周波
数のクロックを発生し、そのクロック速度によルメモリ
１３ｍ、１３ｂから２値符号系列をそれぞれ読出して速
度変換が行われる。

この過程で入力クラックパルスとメモリ読出クロックパ
ルスとの位相比較を位相比較回路１８＆。

１８ｂで行う、これら回路１８ｍ、１８ｂの位相−腋パ
ルスと分局器１９の出力パルスとによυ、挿入パルス発
生部２１でＦｉＸディジットへの挿入指令パルスを出す
。

メモ９１３　ｍ　、　１３　ｂから読出された２値情報
系列及びパルス挿入指定パルス社それぞれ１ビツトシツ
ク２３ｍ、２３ｂ、２４によシ１ディジットの遅延が与
えられる。

一方、インバータ２５では第１表に示す２値４値符号変
侯側と対応する補符号を２値符号として出力する。この
インバータはその入力で対応する２値補符号を出力する
ように例えば続出専用メモリで構成する。ｗＩＪ１表の
例の場合はその二つの２値符号をそれぞれ単に反転して
出力する回路とすればよい。このようにして得られた４
値符号の補符号に対応する２値情報２ビツトとＸディジ
ット挿入指定パルスとのアンドをとったパルスを速度変
換され九２値情報系列ＫＯＲゲー）２７ｍ、２７ｂでそ
れぞれ挿入し、これら出力を２値４値符号変換回路２９
によシ４値符号へ変換し、端子２８を通じて伝送路へ送
出する。受信側では上記の逆操作を行うことによシ、元
の２値情報系列へ復号できる。

第　　　１　　　表 上述では入力符号系列の各ｎディジットととＫその直後
の１デイジツトの符号の補符号をＸディジットとして挿
入したが、第４図、第６図において１ビットシフタ２３
＊２４，２３ｍ、２３ｂ。

２４をそれぞれにビット（１≦に≦ｎ）シックとして構
成することＫよシ、各にディジット後の符号に対する補
符号をＸディジットとして用いてもよい。その場合最悪
同符号の連続数はｎ　十にとなる。

以上、説明したように、この発明によれば一定の複数デ
ィジット毎に挿入するＸディジットをその後に現われる
特定ディジットの補符号とするので、次のような利点が
ある。

（１１ｎ＋１対ｎの速度変換率に対して、最悪同符号連
続数をｎ＋ｋ（１≦に≦ｎ）まで小さくすることができ
る。これは同一の速度変換率で扛従来の符号構成よシは
るかに小さい値にすることが可能であることを示してい
る。この結果、同等の最悪同符号連続数を得るための伝
送路速度上昇率が従来符号よシはるかに小さくなシ、中
継間隔に与える影響が小さく、中継器のノ＼−ド榊成も
容易になる。

（２）速度変換率に対する制約がない。

（３）情報信号の補符号を挿入する丸め、同期的な固定
パターンが生じないので、靜パターンジッタが発生しな
い。

【図面の簡単な説明】

第１図は従来例方式の同符号連続を抑圧するための符号
構成を示す図、第２図は他の従来例方式の同符号連続を
抑圧するための符号構成を示す図、第３図はこの発明の
実施例の符号構成を示す図、第４図はこの発明の実施例
の回路構成を示す図、第５図は第４図の動作を説明する
ための図、ＷＪ６図はこの発明を４値打号に適用した実
施例の回路構成を示す図である。 １１、ｌｌａ、ｌｌｂ：符号列入力端子、１２：クロッ
ク入力端子、１３．１３ｍ、１３ｂ：メモリ、１４．１
４ｍ、１４ｂ：書込み用リングカウンタ、１５：（ｎ＋
１・）速度の発振器、１６．１６ｍ、１６ｂ：書込み用
リングカウンタ、１７，１７１．１７ｂ：速度変換回路
、１８．１８ｍ、１８ｂ：位相比較回路、１９：分局器
、２１：挿入パルス発生部、２３．２３ｍ、２３ｂ、２
４：１ビツトシフタ、２５：インバータ、２８：出力端
子、２９：２値４値符号変換回路。 特許出願人　　日本電信電話会社 代理人　草野　卓

Claims (1)

【特許請求の範囲】
1. （１）ｍ値符号系列（ｙｌ−２ｔ、　ｊは自然数）を伝
   送するディジタル符号伝送方式において前記ｍ値符号系
   列の一定の複数（ｎ）ディジット毎に１個のディジノ）
   　（Ｘ）を挿入し、その１ｆ１６１のディジット（Ｘ）
   を、そのディジットよりｋ（１≦ｋ〈ｎの整数）ディジ
   ット後に位置する上記一定の複数ディジットのうちの特
   定ディジットに対する補符号とすることを特徴とする同
   符号連続抑圧制御方式。