JPS58103214A - Gain controller - Google Patents
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- JPS58103214A JPS58103214A JP20100381A JP20100381A JPS58103214A JP S58103214 A JPS58103214 A JP S58103214A JP 20100381 A JP20100381 A JP 20100381A JP 20100381 A JP20100381 A JP 20100381A JP S58103214 A JPS58103214 A JP S58103214A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs
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- Control Of Amplification And Gain Control (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は、制御電圧に応じて利得を可変する利得制御装
置1に関するものであシ、と〈Kテレビ受信機のゴース
ト抑圧装置に応用した場合に好適な利得制御装置に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a gain control device 1 that varies a gain according to a control voltage, and a gain control device suitable for application to a ghost suppression device of a K television receiver. It is related to.
本発明の利得制御装置を応用するのに最適な従来技術と
して、以下においてはテレビ受信機のゴースト除去装置
に応用した場合について説明するが、本発明はこれに限
定されるものではなく、他の利得制御回路としても応用
可能である。As a prior art most suitable for applying the gain control device of the present invention, the case where it is applied to a ghost removal device of a television receiver will be described below, but the present invention is not limited to this, and other It can also be applied as a gain control circuit.
近年テレビ放送のゴースト妨害を軽減するためにビデオ
信号を波形等価するいわゆるトランスバーサルフィルタ
を用いたゴースト除去装置付テレビジョンが発表されて
いる(1979年テレビジョン学会全国大会予稿集、P
349など)。In recent years, in order to reduce ghost interference in television broadcasts, televisions equipped with ghost removal devices using so-called transversal filters that waveform-equalize video signals have been announced (Proceedings of the 1979 National Television Society of Japan Conference, p.
349 etc.).
第1図は、上記ゴースト除去装置付テレビジョン受信機
のブロック図である。1はアンテナ、2はチューナ、3
はIF’tl1幅回路、4上回路オ検波回路、5はゴー
スト除去装置、6は帯域フィルタ、7は帯域増幅回路、
8は色同期回路、9は色復調回路、lOはビデオ増幅回
路、100はマトリクス回路、200はブラウン管であ
る。FIG. 1 is a block diagram of the television receiver with the ghost removal device. 1 is antenna, 2 is tuner, 3
is an IF'tl1 width circuit, 4 is an upper circuit detection circuit, 5 is a ghost removal device, 6 is a bandpass filter, 7 is a bandpass amplifier circuit,
8 is a color synchronization circuit, 9 is a color demodulation circuit, IO is a video amplifier circuit, 100 is a matrix circuit, and 200 is a cathode ray tube.
チューナ2で受信されたテレピンロン信号は、IF増幅
回路3およびビデオ検波回路4でビデオ信号に変換され
て、ゴースト除去装置5に入力される。ゴースト除去装
置5は、第2図に関して後述するごとく、混入したゴー
スト妨害成分を除去したビデオ信号を出力する。The turpentine signal received by the tuner 2 is converted into a video signal by the IF amplifier circuit 3 and the video detection circuit 4, and is input to the ghost removal device 5. The ghost removal device 5 outputs a video signal from which mixed ghost interference components have been removed, as will be described later with reference to FIG.
ゴースト除去装置5の出力ビデオ信号から帯域フィルタ
6で搬送色信号を分離し、帯域増幅回路7、色同期回路
83よび色復調回路9で色差信号を再生し、マトリクス
回路100でビデオ増幅回路10の出力輝度信号と合成
しブラウン管200に映出する。A carrier color signal is separated from the output video signal of the ghost removal device 5 by a bandpass filter 6, a color difference signal is reproduced by a bandpass amplifier circuit 7, a color synchronization circuit 83 and a color demodulation circuit 9, and a color difference signal is reproduced by a matrix circuit 100. It is combined with the output luminance signal and displayed on the cathode ray tube 200.
第2図は従来技術によるゴースト除去装置5を説明する
ブロック図である。111はビデオ信号入力端子、11
2はビデオ信号出力端子、11〜16はそれぞれ遅延時
間τの遅延素子、21〜26は利得制御回路、101は
制御電圧発生回路、102は基準信号発生回路、103
は比較回路、104は加算回路、105は減算回路であ
る。また、401は前記遅延素子、利得制御回路および
加算回路よりなるトランスバーサルフィルタである。FIG. 2 is a block diagram illustrating a ghost removal device 5 according to the prior art. 111 is a video signal input terminal, 11
2 is a video signal output terminal, 11 to 16 are delay elements each having a delay time τ, 21 to 26 are gain control circuits, 101 is a control voltage generation circuit, 102 is a reference signal generation circuit, 103
1 is a comparison circuit, 104 is an addition circuit, and 105 is a subtraction circuit. Further, 401 is a transversal filter consisting of the delay element, a gain control circuit, and an adder circuit.
以下において、第2図の動作原理を説明する。In the following, the principle of operation of FIG. 2 will be explained.
1m2図において、ゴースト妨害をうけたビデオ信号を
、ビデオ信号入力端子111に入力する。トランスバー
サルフィルタ401は、遅te111〜16の各出力端
子から取シ出したビデオ信号を、それぞれ利得制御回路
21〜26で、制御電圧発生回路1010制御電圧にし
たがって振幅制御した後、加算回路104にてこれらを
加算する。In the 1 m2 diagram, a video signal subjected to ghost interference is input to a video signal input terminal 111. The transversal filter 401 subjects the video signals taken out from the respective output terminals of the slow te 111 to te 16 to amplitude control in accordance with the control voltage of the control voltage generation circuit 1010 in the gain control circuits 21 to 26, respectively, and then sends the video signals to the addition circuit 104. and add these.
比較回路103で基準信号発生回路102の出力信号と
、入力端子111からのゴースト妨害をうけたビデオ信
号とからゴースト成分を検出する。制御電圧発生回路1
01は、前記ゴースト成分を入力され、これに基づいて
、上記トランスバーサルフィルタ401の出力す々わち
加算回路104の出力信号がゴースト成分とできるだけ
等しくなるように、制御電圧を発生し、トランスバーサ
ルフィルタ401の周波数特性を制御する。A comparison circuit 103 detects a ghost component from the output signal of the reference signal generation circuit 102 and the video signal from the input terminal 111 that has been subjected to ghost interference. Control voltage generation circuit 1
01 receives the ghost component, and based on this, generates a control voltage so that the output of the transversal filter 401, that is, the output signal of the adder circuit 104, is as equal to the ghost component as possible, and performs the transversal The frequency characteristics of filter 401 are controlled.
したがって、上記加算回路104の出力信号とビデオ信
号入力端子111のビデオ信号とを、減算回路105で
減算することにより、ゴースト妨害が除去されたビデオ
信号が、ビデオ信号出力端子112に得られる。Therefore, by subtracting the output signal of the addition circuit 104 and the video signal of the video signal input terminal 111 in the subtraction circuit 105, a video signal from which ghost interference has been removed is obtained at the video signal output terminal 112.
すなわち、ある時刻t0におけるビデオ信号入力端子1
11のビデオ信号をXい直接波信号をVいゴースト信号
をgoとすると、
zO= vO+ g。That is, video signal input terminal 1 at a certain time t0
If the video signal of 11 is X, the direct wave signal is V, and the ghost signal is go, then zO= vO+ g.
となる。したがって、ビデオ信号出力端子112に発生
するビデオ信号y0は、前記遅延素子の個数をノ、利得
制御回路の各利得をJ+a!t・・・・・・&1、また
2番目の遅延素子の出力を!6−Pとすると、次のよう
に表わせる。becomes. Therefore, the video signal y0 generated at the video signal output terminal 112 has the number of delay elements equal to J+a! and each gain of the gain control circuit equal to J+a! t...&1, also the output of the second delay element! 6-P, it can be expressed as follows.
y6=X6− J ap @X6−1
ト=1
=vo+ gOJ alF II zoP?−1
明らかなように、前記式において
が成立するように、利得制御回路21〜26の各利得k
le&*+・・・・・・a、を制御すれば、’!o=V
oとなってゴースト成分が除去できる。y6=X6- J ap @X6-1 to=1 =vo+ gOJ alF II zoP? −1 As is clear, each gain k of the gain control circuits 21 to 26 is
If you control le&*+...a, '! o=V
o, and the ghost component can be removed.
第3図は、ゴースト除去装置の他の従来技術を示すブロ
ック図である。第3図が第2図と異なるのは、加算回路
104が削除されている点、ンよび利得制御回路21〜
26の入力信号がビデオ入力端子111の信号であり、
かつそれぞれの出力信号が、遅延素子11〜16の間に
あらたに設け・られた加算回路1041〜1045に接
続されている点である。FIG. 3 is a block diagram showing another prior art ghost removal device. The difference between FIG. 3 and FIG. 2 is that the adder circuit 104 is removed, and the gain control circuits 21 to 21 are removed.
The input signal No. 26 is the signal of the video input terminal 111,
Moreover, each output signal is connected to adder circuits 1041 to 1045 newly provided between delay elements 11 to 16.
第3図の従来技術は、入力重み付は形ト9/スパーサル
フィルタと呼ばれるものを利用したゴースト除去回路で
ある。The prior art shown in FIG. 3 is a ghost removal circuit that uses what is called a type 9/sparsal filter for input weighting.
前述した第2図の回路と同様に、第3図の回路において
も、良く知られているように、利得制御回路21〜26
の各利得a、〜a、を制御することによって、ゴースト
信号g0を除去したビデオ信号y0を、ビデオ信号出力
端子112に得ることができる。Similar to the circuit of FIG. 2 described above, the circuit of FIG. 3 also includes gain control circuits 21 to 26, as is well known.
By controlling the respective gains a, ~a, it is possible to obtain the video signal y0 from which the ghost signal g0 has been removed at the video signal output terminal 112.
以上説明したごとくゴースト除去装置には、利得制御回
路が不可欠である。以下、この利得制御回路の従来技術
について説明する。As explained above, a gain control circuit is essential to the ghost removal device. The conventional technology of this gain control circuit will be explained below.
第4図は、利得制御回路の従来技術である。同図にンい
ヤ、IIL3図と同一機能を有する部分は同一番号で示
す。な>、ag4図は、1gs図の利得制御回路21の
構成を示したものであるが、他の利得制御回路22〜2
6についても全く同様であることはもちろんである。FIG. 4 shows a prior art gain control circuit. In the same figure, parts having the same functions as in Figure IIL3 are designated by the same numbers. Although the ag4 diagram shows the configuration of the gain control circuit 21 in the 1gs diagram, other gain control circuits 22 to 2
Of course, the same applies to 6.
201は信号入力端子、202は制御信号入力端子、2
03は信号出力端子、211は直流電圧源、213〜2
16はNチャネルMOS )ランジスタ、217 、2
18は直流電流源、219 、220は反転増幅器、2
21は信号加算回路、222は駆動回路である。201 is a signal input terminal, 202 is a control signal input terminal, 2
03 is a signal output terminal, 211 is a DC voltage source, 213-2
16 is an N-channel MOS) transistor, 217, 2
18 is a DC current source, 219 and 220 are inverting amplifiers, 2
21 is a signal addition circuit, and 222 is a drive circuit.
第4図の利得制御回路は、MOS)ランジスタで構成さ
れており、前述したゴースト除去装置の遅延素子を電荷
転送素子などの半導体装置で構成する場合に、同一半導
体基板上に配置できるように考慮されたものである。The gain control circuit shown in Fig. 4 is composed of a MOS transistor, and is designed so that it can be placed on the same semiconductor substrate when the delay element of the ghost removal device described above is composed of a semiconductor device such as a charge transfer element. It is what was done.
信号入力端子201に供給された入力信号は、ソースフ
ォロアを構成するNチャネルMOS ) ’yンジスタ
213に入力されるのと同時に、反転増幅器219を介
して、他のソースフォロアを構成するMOS)ランジス
タ214にも入力される。The input signal supplied to the signal input terminal 201 is input to an N-channel MOS transistor 213 that constitutes a source follower, and at the same time is inputted to a MOS transistor 213 that constitutes another source follower via an inverting amplifier 219. 214 is also input.
MOS )ランジスタ213と214の各ソース電極は
、信号加算回路221を構成するMOS)ランジスタ2
15 、216を介して接続されている。MOS )ラ
ンジスタ215のゲート電極には、制御信号入力端子2
02を介して制御信号が印加される。一方、MOSトラ
ンジスタ216のゲート電極には、反転増幅器を介した
制御信号が印加されている。Each source electrode of the MOS) transistors 213 and 214 is connected to the MOS) transistor 2 that constitutes the signal addition circuit 221.
15 and 216. The control signal input terminal 2 is connected to the gate electrode of the transistor 215 (MOS).
A control signal is applied via 02. On the other hand, a control signal is applied to the gate electrode of the MOS transistor 216 via an inverting amplifier.
上述の配置において、周知のとと(MOS )ランジス
タ215と216は、それぞれのデート電極の電圧によ
って決まる等価抵抗と考えることができ、したがって第
5図のごとく表わすことができる。In the arrangement described above, the well-known MOS transistors 215 and 216 can be thought of as equivalent resistances determined by the voltages of their respective date electrodes, and can therefore be represented as in FIG.
第5図は、第4図の動作を説明するもので、330 、
331はそれぞれトランジスタ213 、214に相当
する可変抵抗、332 、333は電圧源、334は出
力電圧端子でおる。同図において、抵抗330゜331
の抵抗値をそれぞれR330、R331とすると、出力
−圧■は(1)式のごとく表わせる。FIG. 5 explains the operation of FIG. 4, and includes 330,
331 is a variable resistor corresponding to the transistors 213 and 214, respectively; 332 and 333 are voltage sources; and 334 is an output voltage terminal. In the same figure, the resistance is 330°331
Assuming that the resistance values are R330 and R331, respectively, the output-pressure (2) can be expressed as in equation (1).
・・−・−・・・・・−・・・−・・・・・・(1)こ
こで、電圧源332は、第4図において、MOSトラン
ジスタ213で構成するソースフォロアに相当し、また
、電圧源333は、MOS)ランジスタ214で構成す
るソースフォロアに相当する。(1) Here, the voltage source 332 corresponds to the source follower composed of the MOS transistor 213 in FIG. , the voltage source 333 corresponds to a source follower configured with a MOS transistor 214.
上述し九(1)式に訃いて、R331とR330(2)
抵抗値を変化させることにより、出力電圧v3 を+v
1から−v1まで連続的に利得制御できることは明らか
であろう。Based on the formula 9 (1) mentioned above, R331 and R330 (2)
By changing the resistance value, the output voltage v3 can be increased by +v
It will be clear that the gain can be controlled continuously from 1 to -v1.
次に、第4図に訃いて、MOS)ランジスタ215と2
16が等測的に抵抗と見なせることについて詳細に説明
する。Next, as shown in FIG. 4, MOS) transistors 215 and 2
The fact that 16 can be isometrically regarded as a resistance will be explained in detail.
第6図は、NチャネルMOS)ランジスタの動作を説明
するものである。図において、300は交流電圧源、3
01は直流電圧源、302は出力電圧Vout。FIG. 6 explains the operation of the N-channel MOS transistor. In the figure, 300 is an AC voltage source;
01 is a DC voltage source, and 302 is an output voltage Vout.
303は抵抗、304はNチャネルMOS)ランジスタ
、305は可変直流電圧源である。303 is a resistor, 304 is an N-channel MOS transistor, and 305 is a variable DC voltage source.
また1m7図は、NチャネルMOS )ランジスタのド
レイン・ソース間電圧対ドレイン電流特性を示す図であ
る。同図において、横軸ドレイン・ソース間電圧VDS
を、また縦軸はドレイン電流IDをあられしている。曲
線312 、313 、314は、それぞれ、図中に示
したように、ゲート・ソース間電圧VGSをVGSI
、 MOS2 、 MOS3 K選/vだ場合の、
ドレイン・ソース間電圧対ドレイン電流特性である。Further, Figure 1m7 is a diagram showing the drain-source voltage versus drain current characteristic of an N-channel MOS transistor. In the same figure, the horizontal axis drain-source voltage VDS
, and the vertical axis represents the drain current ID. As shown in the figure, curves 312, 313, and 314 respectively change the gate-source voltage VGS to VGSI.
, MOS2, MOS3 K selection/v,
This is the drain-source voltage versus drain current characteristic.
なお、この例では、曲線312 、313 、314の
順にゲート・ソース関電圧を増加させた場合であること
は周知のとおりである。It is well known that in this example, the gate-source voltage is increased in the order of curves 312, 313, and 314.
i@6図において、直流゛成流源301t−VDSなる
一定電圧値とし、可変電圧源305の電圧VGSを変化
した場合に、MOSトランジスタ304を流れるドレイ
ン電流は、明らかなように、jI7図における曲113
12 、313 、314と点線直@301a との交
点で示される。In the i@6 diagram, when the voltage value of the DC current source 301t-VDS is constant and the voltage VGS of the variable voltage source 305 is changed, the drain current flowing through the MOS transistor 304 is as shown in the jI7 diagram. Song 113
12, 313, 314 and the dotted line @301a.
すなわち、ゲート・ソース間電圧が大きい程大きなドレ
イン電dが流れる。そして、ドレイン・ソース間電圧V
DS t−s点線直$1301mであられされる一定の
電圧値に設定した場合のMOS)ランジスタ304は、
各曲線312 、313 、314の、前記直@301
mとの交点付近の傾きで表わされる抵抗素子と見なすこ
とができる。That is, the larger the gate-source voltage, the larger the drain current d flows. And the drain-source voltage V
MOS) transistor 304 when set to a constant voltage value applied to DS t-s dotted line straight $1301m,
The said direct @301 of each curve 312, 313, 314
It can be regarded as a resistance element expressed by a slope near the intersection with m.
第8図は、NチャネルMOS)ランジスタのゲート・ソ
ース電圧対等価抵抗値特性を示す図で、・横軸はゲート
・ソース間電圧VGSを、また縦軸は等価抵抗値Rをあ
られしている。Figure 8 is a diagram showing the gate-source voltage versus equivalent resistance value characteristic of an N-channel MOS transistor, where the horizontal axis shows the gate-source voltage VGS, and the vertical axis shows the equivalent resistance value R. .
また、第8図において、305&および305bは所定
のゲート・ソース間電圧、300aおよび300bは第
6図の交流電圧源300の信号波形、302m 。Further, in FIG. 8, 305& and 305b are predetermined gate-source voltages, 300a and 300b are signal waveforms of the AC voltage source 300 in FIG. 6, and 302m.
302bは46図の出力電圧302をそれぞれあられし
ている。302b represents the output voltage 302 in FIG. 46, respectively.
すなわち、第8図において、ゲート・ソース間電圧を、
305mと305bで示される電圧値に、それぞれ設定
した場合、特性曲線316に応じた出力電圧302m
、 302bが得られる。That is, in FIG. 8, the gate-source voltage is
When set to the voltage values shown by 305m and 305b, the output voltage is 302m according to the characteristic curve 316.
, 302b is obtained.
したがって、第6図において、MOS)ランジスタ30
4のゲート電極に接続した可変直流電圧源305の電圧
値を変化することによって、出力電圧302の抵抗値を
制御できることは容易に理解できよう。Therefore, in FIG.
It is easy to understand that the resistance value of the output voltage 302 can be controlled by changing the voltage value of the variable DC voltage source 305 connected to the gate electrode of No. 4.
第4図の利得制御回路21では、2つのMOS)う/ジ
メタ215と216のゲート電極に、互いに逆極性の制
御電圧を印加し、両者のMOS)ランジスタの等価抵抗
を同時に制御している。In the gain control circuit 21 of FIG. 4, control voltages of opposite polarity are applied to the gate electrodes of two MOS transistors 215 and 216 to simultaneously control the equivalent resistances of both MOS transistors.
上述した説明から、本回路構成によシ、信号出力端子2
03にあられれる出力信号の振幅値が、制御信号入力端
子202に供給される制御電圧に応じて変化することは
あきらかである。From the above explanation, it can be seen that according to this circuit configuration, the signal output terminal 2
It is obvious that the amplitude value of the output signal applied to the control signal input terminal 203 changes depending on the control voltage supplied to the control signal input terminal 202.
以下に、従来技術の問題点について述べる。Problems with the prior art will be described below.
従来の利得制御回路は、第8図で説明したごとく、MO
Sトランジスタのゲート・ソース関鑞圧VGSを変化し
た場合に、等測的に、ドレイン・ソース間の抵抗値Rが
変化することを利用したものでるる。The conventional gain control circuit, as explained in FIG.
This method takes advantage of the fact that when the gate-source voltage VGS of the S transistor is changed, the resistance value R between the drain and source changes equimetrically.
したがって、抵抗値の変化は直線的でなく、入力信号の
振幅値により、出力電圧に歪を発生するという問題があ
る
たとえば、a1813i1からも分るように、ゲート・
ソース間電圧VGSが305息なる電圧値で与えられる
場合には、出力電圧302mは、正弦波入力信号の下部
が伸張され、一方その上部が圧縮された歪波形となり、
入力信号を正確に伝送できるという問題があった。Therefore, the change in resistance value is not linear, and there is a problem that distortion occurs in the output voltage depending on the amplitude value of the input signal.For example, as can be seen from a1813i1, the gate
When the source-to-source voltage VGS is given at a voltage value of 305 breaths, the output voltage 302m becomes a distorted waveform in which the lower part of the sine wave input signal is expanded, while the upper part is compressed.
There was a problem in that the input signal could not be accurately transmitted.
本発明の目的は、上記した従来技術の欠点をなくL、M
OS)ランジスタによる歪の少ない利得制御回路を提供
するにある。The object of the present invention is to eliminate the above-mentioned drawbacks of the prior art and to
OS) To provide a gain control circuit with less distortion due to transistors.
前記の目的を達成するために、本発明においては、MO
S)ランジスタのゲート・ソース間電圧を制御する利得
制御回路の信号加算回路をNチャネルMOS )ツンジ
スタとPチャネルMO8)ランジスタとの並列回路で構
成し、前記した非直線抵抗による波形歪がそれぞれ逆極
性に発生することを利用して、総合的に波形歪を打ち消
すように配置している。In order to achieve the above object, in the present invention, MO
S) The signal addition circuit of the gain control circuit that controls the voltage between the gate and source of the transistor is composed of a parallel circuit of an N-channel MOS transistor and a P-channel MOMOS transistor. By taking advantage of the fact that it occurs in polarity, it is arranged so that waveform distortion is canceled out comprehensively.
第9図は、本発明の一実施例を説明する利得制御回路の
ブロック図である。なお、1149図において第4図と
同一機能を示すものは、同一番号を付して表わしている
。221aは本発明を実施した信号加算回路、215a
、 216aはPチャネルMO8)j/ジスタであ
る。。FIG. 9 is a block diagram of a gain control circuit explaining one embodiment of the present invention. In FIG. 1149, the same functions as in FIG. 4 are denoted by the same numbers. 221a is a signal addition circuit implementing the present invention; 215a;
, 216a is a P-channel MO8)j/ register. .
fs9図がj1!4図と異なるのは、両図の比較から明
白なように、信号加算回路221aを構成するNチャネ
ルMO8)ランシスタ215 、216とは別に、Pチ
ャネルMO8)ランシスタ215a 、 216aが
それぞれ並列に付加されている点である。The difference between the fs9 diagram and the j1!4 diagram is that, as is clear from a comparison of both diagrams, in addition to the N-channel MO8) run sisters 215 and 216 that constitute the signal adder circuit 221a, the P-channel MO8) run sisters 215a and 216a are These points are added in parallel.
したがって、第9図において、信号出力端子203に発
生する信号は、MOSトランジスタ213および214
で構成される2つのソースフォロア回路のソースamに
発生する信号を、NチャネルMO8)ランジメタ215
オよび216で加算した信号と、PチャネルMO8)ラ
ンシスタ215a &よび216aで加算した信号との
合成信号となる。Therefore, in FIG. 9, the signal generated at the signal output terminal 203 is transmitted to the MOS transistors 213 and 214.
The signal generated at the source am of the two source follower circuits consisting of the N-channel MO8) range meta 215
This is a composite signal of the signals added by the P-channel MO8) and 216, and the signal added by the run sisters 215a & 216a.
そして、Nチャネルトランジスタ215 トPチャネル
トランジスタ215aのゲート電極には、それぞれ制御
信号入力端子2020制御信号に対して同極性および逆
極性の制御信号が印加されている。Control signals of the same polarity and opposite polarity to the control signal input terminal 2020 control signal are applied to the gate electrodes of the N-channel transistor 215 and the P-channel transistor 215a, respectively.
すなわち、NチャネルMO8)ランシスタ215のゲー
ト電極に、ソース電極に対して比較的高い電圧が印加さ
れている場合には、PチャネルMO8)ランシスタ21
5aのゲー)IK極には、ソース電極に対して比較的低
い電圧が印加されるように、両ゲート電極間に、反転増
幅器220が配置されている。That is, when a relatively high voltage is applied to the gate electrode of the N-channel MO8) Runsistor 215 with respect to the source electrode, the P-channel MO8) Runsistor 215
An inverting amplifier 220 is disposed between both gate electrodes of the gate electrode 5a so that a relatively low voltage is applied to the source electrode.
もう一方ONチャネルMO8)ランシスタ216とPチ
ャネルMO8)ランシスタ216a も同様の配置であ
る。The other ON channel MO8) run sister 216 and P channel MO8) run sister 216a have a similar arrangement.
第10図と第11図により、pチャネルMO8)ランシ
スタ215m 、 216mの動作を説明する。The operation of the p-channel MO8) run transistors 215m and 216m will be explained with reference to FIGS. 10 and 11.
第10図は、PチャネルMO8)ランシスタの動作を説
明するもので、JI6図と同一機能を示すものは同一番
号で表わしている。304pはPチャネルMO8)ラン
シスタである。FIG. 10 explains the operation of the P-channel MO8) Runsistor, and the same functions as those in FIG. JI6 are indicated by the same numbers. 304p is a P-channel MO8) run transistor.
第1O図が鶴6図と異なっているのは、直流−圧源30
1の極性が逆になっている点である。第11図は、Pチ
ャネルMO8)ランシスタ304pのドレイン・ソース
間電圧対ドレイン電流特性を示す図で、第7図と同一も
のは同一番号で表わしている。The difference between Figure 1O and Tsuru Figure 6 is that the DC-pressure source 30
The point is that the polarity of 1 is reversed. FIG. 11 is a diagram showing the drain-source voltage versus drain current characteristics of the P-channel MO8) transistor 304p, and the same parts as in FIG. 7 are indicated by the same numbers.
第11図がfi7図と異なるのは、ソース・ドレイン電
圧″vDS (横軸)、訃よびドレイン電流ID(縦軸
)が、第7図とは逆極性に表わされている点と、曲m
312 、313 、314の順で、ゲート・ソース関
電圧を減少させた場合である点である。Fig. 11 differs from Fig. 7 in that the source-drain voltage ``vDS (horizontal axis) and the current and drain current ID (vertical axis) are expressed in opposite polarities to those in Fig. 7. m
This is the case when the gate-source voltages are decreased in the order of 312, 313, and 314.
PチャネルMO8)ランシスタ304pの等価抵抗値は
、第7図に関する前述の説明から分かるとおり、ソース
・ドレイン間電圧を表わす直線301mと各特性曲[3
12、313、314との交点付光の傾きで示される。As can be seen from the above explanation regarding FIG.
12, 313, and 314.
したがって、s11図に示されるような、ドレイン・ソ
ース間電圧対ドレイン電流特性を有するPチャネルMO
8)ランシスタ304pでは、ゲート・ソース間電圧を
増加させる機、等価抵抗値は増加するO
すなわち、PチャネルMO8)ランシスタ304pのゲ
ート・ソース間電圧対等価抵抗値特性は、第12図の曲
fi 316pであられされる。なお、同図Ichいて
、第8図と同じものは同一番号で示している。Therefore, a P-channel MO having drain-source voltage versus drain current characteristics as shown in figure s11
8) In the Lancisor 304p, as the gate-source voltage is increased, the equivalent resistance increases. It's 316p. In addition, in the same figure Ich, the same parts as in FIG. 8 are indicated by the same numbers.
第12図において、ゲート・ソース間゛鑞圧を305m
、 305bで示される電圧値に設定した場合に、
曲@316pに応じた出力電圧302m 、 302
bが得られることは、N8図の場合と同様である。In Figure 12, the solder pressure between the gate and source is 305 m.
, when set to the voltage value shown by 305b,
Output voltage 302m, 302 according to song @316p
The fact that b is obtained is the same as in the case of the N8 diagram.
一方、第8図と異なる点は、ゲート・ソース間電圧VG
Sを増加した場合に1等価抵抗値Rが増加し、これに伴
って出力電圧が増加する点と、等価抵抗値の変化が非直
線的であることによる出力電圧の波形歪が、第8図とは
逆に1正弦波入力信号に対して、下部が圧縮され、上部
が伸張された波形になるという点である。On the other hand, the difference from FIG. 8 is that the gate-source voltage VG
Figure 8 shows that when S is increased, the 1-equivalent resistance value R increases, and the output voltage increases accordingly, and the waveform distortion of the output voltage due to the non-linear change in the equivalent resistance value is shown in Figure 8. On the contrary, for one sine wave input signal, the lower part is compressed and the upper part is expanded.
したがって、本発明の実施例である第9図のごとく、N
チャネルMO8)ランシスタ215 、216とPチャ
ネルMO8)ランシスター5a 、 216mを組合
わせることによって、従来技術で問題となった波形歪を
互いに打消すことができる。Therefore, as shown in FIG. 9 which is an embodiment of the present invention, N
By combining the channel MO8) run sisters 215, 216 and the P channel MO8) run sisters 5a, 216m, the waveform distortion that has been a problem in the prior art can be mutually canceled out.
この場合、前述したように、NチャネルMO8)ランシ
スタ215 、216とPチャネルMO8) ?ンジス
タ215a 、 216aのゲート・ソース間電圧対等
価抵抗値特性は、第8図と第12図のごとく、互いに逆
特性である。In this case, as mentioned above, the N-channel MO8) run transistors 215, 216 and the P-channel MO8)? The gate-source voltage versus equivalent resistance characteristics of the transistors 215a and 216a are opposite to each other, as shown in FIGS. 8 and 12.
このため、当然のことながら、NチャネルMOSトラン
ジスタ215 、216のゲート電極に印加する制御電
圧と、Pチャネル原述トランジスタ215m。Therefore, as a matter of course, the control voltage applied to the gate electrodes of the N-channel MOS transistors 215 and 216 and the P-channel original transistor 215m.
216aのゲート電極に接続する制御電圧とは、逆特性
にする必要がある。第9図の回路では、反転増幅器22
0でこれを実現していることは言うまでもない。The control voltage connected to the gate electrode of 216a needs to have opposite characteristics. In the circuit of FIG. 9, the inverting amplifier 22
Needless to say, this is achieved with 0.
また、NチャネルMO8)ランジスタとPチャネルMO
8)ランジスタの各特性を一致させることは、とくに半
導体集積回路において比較的容易な技術であることは、
周知のとお9である。Also, N-channel MO8) transistor and P-channel MO
8) It is a relatively easy technique to match the characteristics of transistors, especially in semiconductor integrated circuits.
This is the well-known number 9.
第13図は、前述した第3図のゴースト除去装置に本発
明を実施した一例を示すブロック図である。FIG. 13 is a block diagram showing an example in which the present invention is implemented in the ghost removal device shown in FIG. 3 described above.
第13図において、第3図、第9図と同一機能の部分は
同−前号で表わしている。第13図の実施例が、第3図
の従来例と異なっているのは第3図の利得制御回Jii
!121〜26が、本発明を実施した駆動回路222と
信号加算回路221a−1〜221a−(iでおきかわ
っている点のみである。In FIG. 13, parts having the same functions as those in FIGS. 3 and 9 are indicated by the same numbers. The difference between the embodiment shown in FIG. 13 and the conventional example shown in FIG. 3 is that the gain control circuit Jii shown in FIG.
! 121 to 26 are the drive circuit 222 implementing the present invention and the signal addition circuits 221a-1 to 221a- (the only difference is that i is replaced).
第13図に示しているように、383図のようなゴース
ト除去装置では、駆動回路222と信号加算回4221
aを利得制御回路の数だけ必要とせず、加算回路221
aのみを、利得制御回路の数だけ設けることによって利
得制御回路の機能を実現できることは容易に理解できよ
う。As shown in FIG. 13, in the ghost removal device as shown in FIG.
a is not required as many as the number of gain control circuits, and the adder circuit 221
It is easy to understand that the function of the gain control circuit can be realized by providing only the same number of gain control circuits as a.
以上述べたように本発明は、NチャネルMO8)ランジ
スタとPチャネルMO8)ランジスタを組合わせること
によって、歪の少ない利得制御回路を構成するものであ
り、特に1電荷転送素子などの半導体遅延線を用いたゴ
ースト除去装置においては、同一基板上に構成できるた
め経済的価値が高い。As described above, the present invention configures a gain control circuit with low distortion by combining an N-channel MO8) transistor and a P-channel MO8) transistor, and is particularly suitable for semiconductor delay lines such as charge transfer elements. The ghost removal device used has high economic value because it can be constructed on the same substrate.
なお、NチャネルMO8)ランジスタとPチャネルMO
8)ランジスタを同一基板上に構成することは、既に周
知のCMO8集積回路技術によれば容易に実現できるこ
とは明白である。In addition, N-channel MO8) transistor and P-channel MO
8) It is clear that configuring the transistors on the same substrate can be easily realized using the already well-known CMO8 integrated circuit technology.
また、第9図において、ソースフオロアヲ構成するMO
S)ランジスタ213 、214のソース電極の直流電
位が一致するように設定しておけば、MOSトランジス
タのドレイン電流を、正負両極性に流すことができると
いう双方向特性を利用して、前述の利得制御動作をおこ
なうことによシ、信号出力端子203の直流電位がゲー
ト電圧の変化によっては変化しないようにすることがで
きる。このようにすれば、信号出力端子203に接続さ
れる他の回路ブロックの設計が容易になるので、回路設
計者にとって便利であること紘容易に理解されよう。In addition, in FIG. 9, the MO constituting the source follower
S) If the DC potentials of the source electrodes of the transistors 213 and 214 are set to match, the above-mentioned gain can be achieved by utilizing the bidirectional characteristic that the drain current of the MOS transistor can flow in both positive and negative polarities. By performing the control operation, it is possible to prevent the DC potential of the signal output terminal 203 from changing due to changes in the gate voltage. By doing so, it becomes easy to design other circuit blocks connected to the signal output terminal 203, so it will be easily understood that it is convenient for a circuit designer.
4、 図面の(資)率な説明
第1図はゴースト除去装置を内蔵したテレビジョン受信
機のブロック図、第2図は従来のゴースト除去装置の一
例を示すブロック図、第3図は従来のゴースト除去装置
の他の例を示すブロック図、1m4図は従来技術による
利得制御回路の構成を示すブロック図、第5図は第4図
の一部の等価回路図、第6図FiNチャネルMO8)ラ
ンジスタの動作を説明するための図、第7図および第8
図はNチャネルMO8F 9ンジスタのドレイン・ソー
ス関電圧−ドレイン電流特性図、およびゲート・ソース
間電圧−等価抵抗値特性図、第9図は本発明の一実施例
を示すブロック図、第10図はPチャネルMO8)ラン
ジスタの動作を説明するための図、第11図および第1
2図は・PチャネルMOSトランジスタのドレイン・ソ
ース間電圧−ドレイン電流特性図、およびゲート・ソー
ス間電圧−等価抵抗値特性図、第13図は本発明を実施
したゴースト除去装置の構成例を示すブロック図である
。4. Brief explanation of the drawings Fig. 1 is a block diagram of a television receiver incorporating a ghost removal device, Fig. 2 is a block diagram showing an example of a conventional ghost removal device, and Fig. 3 is a block diagram of a conventional ghost removal device. A block diagram showing another example of a ghost removal device, Fig. 1m4 is a block diagram showing the configuration of a gain control circuit according to the prior art, Fig. 5 is an equivalent circuit diagram of a part of Fig. 4, Fig. 6 is a FiN channel MO8) Diagrams 7 and 8 for explaining the operation of transistors
The figures are a drain-source voltage-drain current characteristic diagram and a gate-source voltage-equivalent resistance value characteristic diagram of an N-channel MO8F9 transistor. Figure 9 is a block diagram showing an embodiment of the present invention. Figure 10. Figures 11 and 1 are diagrams for explaining the operation of the P-channel MO8) transistor.
Figure 2 shows a drain-source voltage-drain current characteristic diagram and a gate-source voltage-equivalent resistance characteristic diagram of a P-channel MOS transistor. Figure 13 shows a configuration example of a ghost removal device implementing the present invention. It is a block diagram.
21〜26・・・利得制御回路、215 、216・・
・NチャネルMO8)ランジスタ、215m 、 2
16a =4’チャネルMO8)ランジスタ、201・
・・信号入力端子、202・・・制御信号入力端子、2
03・・・信号出力端子、219 、220−・・反転
増幅器、221 、221m・・・信号加算回路、22
2・・・駆動回路代理人弁理士 平 木 道 人
♂5111
湧6#
♂7#
sst
覧305aへ憑21-26...gain control circuit, 215, 216...
・N channel MO8) transistor, 215m, 2
16a = 4' channel MO8) transistor, 201.
...Signal input terminal, 202...Control signal input terminal, 2
03...Signal output terminal, 219, 220--Inverting amplifier, 221, 221m...Signal addition circuit, 22
2... Drive circuit agent Michihito Hiraki ♂5111 Yu 6# ♂7# sst Possessed to 305a
Claims (3)
力される信号とは逆極性の信号を入力される第2の信号
入力端子と、信号出力端子と、前記第1の信号入力端子
および信号出力端子間に、それぞれのソース電極および
ドレイン電極が接続され九Nチャネルの第1 MOS
トランジスタおよびPチャネルの! 2 MOS ?ラ
ンジスタと、前記第2の信号入力端子および信号出力端
子間に1それぞれのソース電極およびドレイン電極が接
続され九Nチャネルの第3 MOS )う/ジスタおよ
びPチャネルの第4 MOS )ランジスタと、前記第
1ないし第4の各MO5)之ンジスタのゲート電極に所
定の制御電圧を印加する利得制御信号発生手段とを備え
たことを特徴とする利得制御装置。(1) A first signal input terminal, a second signal input terminal into which a signal of opposite polarity to the signal input to the first signal input terminal is input, a signal output terminal, and the first signal A first MOS of 9N channels has a source electrode and a drain electrode connected between the input terminal and the signal output terminal.
Transistor and P-channel! 2 MOS? a third MOS transistor of N channel and a fourth MOS transistor of P channel; A gain control device comprising gain control signal generating means for applying a predetermined control voltage to the gate electrode of each of the first to fourth MO transistors.
2いて、第1の信号入力端子と第2の信号入力端子の直
流電位をほぼ一致させたことを特徴とする利得制御装置
。(2) A gain control device according to claim 1, characterized in that the DC potentials of the first signal input terminal and the second signal input terminal are substantially the same.
制御装置において、利得制御信号発生手段は、互いに逆
極性の制御信号を出力する第1の制御信号出力端子と第
2の制御信号発生端子とを備え、第1の制御信号出力端
子を第1のMOS)ランジスタ、および第4のMOS)
ランジスタの各ゲート電極に接続すると同時に、第2の
制御信号出力端子を第企のMOS)ランジスタ、および
1s3のMOS)ランジスタの告ゲート電極に接続した
ことを特徴とする利得制御装置。(3) Range of the specific FF #fI In the gain control device described in items 1 and 2, the gain control signal generating means has a first control signal output terminal and a second control signal output terminal that output control signals of opposite polarity to each other. a control signal generation terminal, and the first control signal output terminal is a first MOS) transistor, and a fourth MOS)
A gain control device characterized in that the second control signal output terminal is connected to each gate electrode of the transistor, and at the same time, the second control signal output terminal is connected to the gate electrode of the first MOS transistor and the first MOS transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20100381A JPS58103214A (en) | 1981-12-15 | 1981-12-15 | Gain controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20100381A JPS58103214A (en) | 1981-12-15 | 1981-12-15 | Gain controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58103214A true JPS58103214A (en) | 1983-06-20 |
Family
ID=16433879
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20100381A Pending JPS58103214A (en) | 1981-12-15 | 1981-12-15 | Gain controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58103214A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6277772B1 (en) | 1996-11-13 | 2001-08-21 | Ceca S.A. | Superabsorbent composition for hygiene articles free from unpleasant smells |
-
1981
- 1981-12-15 JP JP20100381A patent/JPS58103214A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6277772B1 (en) | 1996-11-13 | 2001-08-21 | Ceca S.A. | Superabsorbent composition for hygiene articles free from unpleasant smells |
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