JPH1197579A - 半導体パッケージの製造方法 - Google Patents
半導体パッケージの製造方法Info
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- JPH1197579A JPH1197579A JP25650397A JP25650397A JPH1197579A JP H1197579 A JPH1197579 A JP H1197579A JP 25650397 A JP25650397 A JP 25650397A JP 25650397 A JP25650397 A JP 25650397A JP H1197579 A JPH1197579 A JP H1197579A
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 基板取り個数に無駄があり、１個当たりの単
価が下がらない。 【解決手段】 集合回路基板１Ａの長さＬ２に沿って第
２の面Ｆ２にパッケージ製造代ｂ１を設け、幅１ｍの規
格品から分割して、集合回路基板１Ａの取り枚数との関
係から、共通する最適な一定の数値、Ｗ２＝略７８ｍｍ
×長さＬ２＝Ｘｍｍに設定する。長さＬ２はパッケージ
サイズにより変更可能である。幅Ｗ２を構成する１対の
第１の面Ｆ１には完成半導体パッケージの外形の一部と
同一であり、パッケージ製造代を設けない。封止工程
後、パッケージ製造代ｂ１の位置に、四角柱形状のスペ
ーサー８の一方の面を、他方の面に基準部材９をそれぞ
れ張り付け、ダイシング工程によりカットライン２に沿
って切削して、単個のパッケージとする。基板の無駄が
無くなり、取り個数が増加し、１個当たりのコストが低
減できる。製造工程の自動化が容易になる。安価なパッ
ケージが提供できる。
価が下がらない。 【解決手段】 集合回路基板１Ａの長さＬ２に沿って第
２の面Ｆ２にパッケージ製造代ｂ１を設け、幅１ｍの規
格品から分割して、集合回路基板１Ａの取り枚数との関
係から、共通する最適な一定の数値、Ｗ２＝略７８ｍｍ
×長さＬ２＝Ｘｍｍに設定する。長さＬ２はパッケージ
サイズにより変更可能である。幅Ｗ２を構成する１対の
第１の面Ｆ１には完成半導体パッケージの外形の一部と
同一であり、パッケージ製造代を設けない。封止工程
後、パッケージ製造代ｂ１の位置に、四角柱形状のスペ
ーサー８の一方の面を、他方の面に基準部材９をそれぞ
れ張り付け、ダイシング工程によりカットライン２に沿
って切削して、単個のパッケージとする。基板の無駄が
無くなり、取り個数が増加し、１個当たりのコストが低
減できる。製造工程の自動化が容易になる。安価なパッ
ケージが提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は、小型、薄型要求に
対応する半導体パッケージの製造方法に係わり、更に詳
しくは、集合回路基板として無駄がなく、且つ、多数個
取りする半導体パッケージの製造方法に関するものであ
る。
対応する半導体パッケージの製造方法に係わり、更に詳
しくは、集合回路基板として無駄がなく、且つ、多数個
取りする半導体パッケージの製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、半導体パッケージの小型化、高密
度化に伴いベア・チップを直接フェイスダウンで、基板
上に実装するフリップチップボンディングが開発されて
いる。カメラ一体型ＶＴＲや携帯電話機等の登場によ
り、ベア・チップと略同じ寸法の小型パッケージ、所謂
ＣＳＰ（チップサイズ／スケール・パッケージ）を載せ
た携帯機器が相次いで登場してきている。最近ＣＳＰの
開発は急速に進み、その市場要求が本格化している。
度化に伴いベア・チップを直接フェイスダウンで、基板
上に実装するフリップチップボンディングが開発されて
いる。カメラ一体型ＶＴＲや携帯電話機等の登場によ
り、ベア・チップと略同じ寸法の小型パッケージ、所謂
ＣＳＰ（チップサイズ／スケール・パッケージ）を載せ
た携帯機器が相次いで登場してきている。最近ＣＳＰの
開発は急速に進み、その市場要求が本格化している。
【０００３】そこで、小型携帯機器等に搭載するＣＳＰ
の従来のフリップチップ半導体パッケージの製造方法に
ついて以下その概要を説明する。
の従来のフリップチップ半導体パッケージの製造方法に
ついて以下その概要を説明する。
【０００４】一般的な基板素材の製造方法として、基板
原反メーカは、１ｍ幅のロール状のガラスフィラーのシ
ートに樹脂を含浸し、１ｍ×１ｍ、又は１ｍ×１．２ｍ
の規格品に裁断し、前記シートの上下に銅箔を積層、プ
レスして完成させる。各基板メーカは、各製造メーカが
使用し易い製造サイズに切断する。例えば、図４に示す
ように、幅Ｗ１＝５６ｍｍ×長さＬ１＝１１５ｍｍの短
冊状の集合回路基板１Ａを製造する場合、基板メーカは
図７に示すように、幅３３０ｍｍ×長さ３３０ｍｍに切
断し、図４に示す集合回路基板１Ａを１０個（＝２×
５）配列し製造する。図４に示すように前記短冊状の集
合回路基板１Ａの外周面の相対する２対の面にはそれぞ
れ適正なパッケージ製造代を設けている。即ち、長さＬ
１に沿った面（第２の面Ｆ２）には、パッケージ製造代
ｂ１（例えば、略５ｍｍ）を、幅Ｗ１に沿った面（第１
の面Ｆ１）には、パッケージ製造代ｂ２（例えば、略７
ｍｍ）を実効サイズに付加している。図４に示す１枚の
短冊状の集合回路基板１Ａで多数個（例えば、パッケー
ジサイズ９ｍｍで５×１１＝５５個）製造することが可
能である。
原反メーカは、１ｍ幅のロール状のガラスフィラーのシ
ートに樹脂を含浸し、１ｍ×１ｍ、又は１ｍ×１．２ｍ
の規格品に裁断し、前記シートの上下に銅箔を積層、プ
レスして完成させる。各基板メーカは、各製造メーカが
使用し易い製造サイズに切断する。例えば、図４に示す
ように、幅Ｗ１＝５６ｍｍ×長さＬ１＝１１５ｍｍの短
冊状の集合回路基板１Ａを製造する場合、基板メーカは
図７に示すように、幅３３０ｍｍ×長さ３３０ｍｍに切
断し、図４に示す集合回路基板１Ａを１０個（＝２×
５）配列し製造する。図４に示すように前記短冊状の集
合回路基板１Ａの外周面の相対する２対の面にはそれぞ
れ適正なパッケージ製造代を設けている。即ち、長さＬ
１に沿った面（第２の面Ｆ２）には、パッケージ製造代
ｂ１（例えば、略５ｍｍ）を、幅Ｗ１に沿った面（第１
の面Ｆ１）には、パッケージ製造代ｂ２（例えば、略７
ｍｍ）を実効サイズに付加している。図４に示す１枚の
短冊状の集合回路基板１Ａで多数個（例えば、パッケー
ジサイズ９ｍｍで５×１１＝５５個）製造することが可
能である。
【０００５】図５（ａ）は、前記多数個取りする回路基
板形成工程である。前記両面銅張りされた回路基板規格
品にＮＣ穴明け加工によりスルーホール（図示しない）
を形成した後、無電解銅メッキ及び電解銅メッキにより
スルーホール内壁に銅メッキ層を形成し、小型化により
狭い回路基板の表面に配線パターン形成に有効な面積を
確保するため、及びスルーホール内に半田の流れ込むの
を防ぎ、半田パンプの高さ精度を維持するために、樹脂
でスルーホールを穴埋めする。更に、ＤＦレジストをラ
ミネートし、露光現像してパターンマスクを形成した
後、エッチング液を用いてパターンエッチングを行うこ
とにより、回路基板の上面に複数個分配列したボンディ
ングパッド３、下面側にパット電極である外部接続用電
極４（突起電極）をパターニングする。次に、ソルダー
レジスト処理を行い、所定の部分にレジスト膜を形成す
ることにより、回路基板の下面側には突起電極を露呈す
るように、マトリックス状に多数の同一形状の半田付け
可能な表面であるレジスト膜の開口部が形成される。前
記開口部に無電解ニッケル及び金メッキにより、Ｎｉ＋
Ａｕメッキ層を形成することにより、多数個取りする回
路基板が完成される。前記回路基板をダイシングソー等
の装置で、図４に示すような所定のサイズ、例えば、幅
Ｗ１＝５６ｍｍ×長さＬ１＝１１５ｍｍの短冊状の集合
回路基板１Ａに切断する。図５（ａ）に示した集合回路
基板１Ａは、便宜上４個取りに省略して記載している。
板形成工程である。前記両面銅張りされた回路基板規格
品にＮＣ穴明け加工によりスルーホール（図示しない）
を形成した後、無電解銅メッキ及び電解銅メッキにより
スルーホール内壁に銅メッキ層を形成し、小型化により
狭い回路基板の表面に配線パターン形成に有効な面積を
確保するため、及びスルーホール内に半田の流れ込むの
を防ぎ、半田パンプの高さ精度を維持するために、樹脂
でスルーホールを穴埋めする。更に、ＤＦレジストをラ
ミネートし、露光現像してパターンマスクを形成した
後、エッチング液を用いてパターンエッチングを行うこ
とにより、回路基板の上面に複数個分配列したボンディ
ングパッド３、下面側にパット電極である外部接続用電
極４（突起電極）をパターニングする。次に、ソルダー
レジスト処理を行い、所定の部分にレジスト膜を形成す
ることにより、回路基板の下面側には突起電極を露呈す
るように、マトリックス状に多数の同一形状の半田付け
可能な表面であるレジスト膜の開口部が形成される。前
記開口部に無電解ニッケル及び金メッキにより、Ｎｉ＋
Ａｕメッキ層を形成することにより、多数個取りする回
路基板が完成される。前記回路基板をダイシングソー等
の装置で、図４に示すような所定のサイズ、例えば、幅
Ｗ１＝５６ｍｍ×長さＬ１＝１１５ｍｍの短冊状の集合
回路基板１Ａに切断する。図５（ａ）に示した集合回路
基板１Ａは、便宜上４個取りに省略して記載している。
【０００６】図５（ｂ）に示すＩＣチップ実装工程は、
先ず、ＩＣウエハーをバンプ工程に流して前記ＩＣウエ
ハーのパッド電極面に半田バンプ５を形成する。前記半
田バンプ５の形成方法には、一般に、スタッドバンプ方
式、ボールバンプ方式、及びメッキバンプ方式等がある
が、その中で、パッド電極位置にレジストにて窓を形成
し半田浴槽中に浸漬してメッキにて半田バンプを形成す
るメッキバンプ方式は、パッド電極間の狭い配列でバン
プを形成することが可能で、ＩＣチップの小型化には有
効な半田バンプの形成手段である。
先ず、ＩＣウエハーをバンプ工程に流して前記ＩＣウエ
ハーのパッド電極面に半田バンプ５を形成する。前記半
田バンプ５の形成方法には、一般に、スタッドバンプ方
式、ボールバンプ方式、及びメッキバンプ方式等がある
が、その中で、パッド電極位置にレジストにて窓を形成
し半田浴槽中に浸漬してメッキにて半田バンプを形成す
るメッキバンプ方式は、パッド電極間の狭い配列でバン
プを形成することが可能で、ＩＣチップの小型化には有
効な半田バンプの形成手段である。
【０００７】前記半田バンプ５を形成後、前記ＩＣウエ
ハーを粘着テープ等で貼着した状態で、所定のチップサ
イズにダイシングソー等の装置でウエハーの厚みをフル
カット方式でＸ、Ｙ方向に切断した後、ＩＣチップ６を
単体に分割する。
ハーを粘着テープ等で貼着した状態で、所定のチップサ
イズにダイシングソー等の装置でウエハーの厚みをフル
カット方式でＸ、Ｙ方向に切断した後、ＩＣチップ６を
単体に分割する。
【０００８】前記半田バンプ付きＩＣチップ６、又は前
述した集合回路基板１Ａの前記配線バターンの所定位置
にフラックスを塗布して、単体に分割した前記ＩＣチッ
プ６を１個づつ複数個分配列した集合回路基板１Ａの個
々の回路基板１上の所定位置に搭載した後、半田リフロ
ー工程を経て、フリップチップ実装を行う。
述した集合回路基板１Ａの前記配線バターンの所定位置
にフラックスを塗布して、単体に分割した前記ＩＣチッ
プ６を１個づつ複数個分配列した集合回路基板１Ａの個
々の回路基板１上の所定位置に搭載した後、半田リフロ
ー工程を経て、フリップチップ実装を行う。
【０００９】図５（ｃ）に示す封止工程は、熱硬化性の
封止樹脂７でサイドポッティングにより一体的に樹脂封
止することにより、ＩＣチップ６はフェイスダウンで集
合回路基板１Ａの個々の回路基板１上に固定され、パッ
ケージ集合体１Ｂの回路基板ができあがる。
封止樹脂７でサイドポッティングにより一体的に樹脂封
止することにより、ＩＣチップ６はフェイスダウンで集
合回路基板１Ａの個々の回路基板１上に固定され、パッ
ケージ集合体１Ｂの回路基板ができあがる。
【００１０】図６（ａ）は、ボール形成工程を示す。回
路基板１の下面側に形成された外部接続用電極４の位置
に、半田ボールを配置してリフローすることによりボー
ル電極を形成する。
路基板１の下面側に形成された外部接続用電極４の位置
に、半田ボールを配置してリフローすることによりボー
ル電極を形成する。
【００１１】図６（ｂ）は、スペーサー張り付け工程を
示す。スペーサー８の厚みは、ＩＣチップ６の上面と面
位置になるように設定し、その外形形状は、前記パッケ
ージ集合体１Ｂの回路基板の相対する２対の面に設けた
パッケージ製造代の形状に対応する大きさで、中抜きの
四角形状をしている。前記スペーサー８をパッケージ集
合体１Ｂの回路基板の上面に接着剤又は粘着テープ等の
固定手段で張り付ける。
示す。スペーサー８の厚みは、ＩＣチップ６の上面と面
位置になるように設定し、その外形形状は、前記パッケ
ージ集合体１Ｂの回路基板の相対する２対の面に設けた
パッケージ製造代の形状に対応する大きさで、中抜きの
四角形状をしている。前記スペーサー８をパッケージ集
合体１Ｂの回路基板の上面に接着剤又は粘着テープ等の
固定手段で張り付ける。
【００１２】図６（ｃ）は、基準部材張り付け工程を示
す。前記スペーサー８の四辺の平坦な底面を、基準部材
９上に接着剤又は粘着テープ等の固定手段で張り付け
る。張り付け面が互いに平坦なため、確実に固定され
る。
す。前記スペーサー８の四辺の平坦な底面を、基準部材
９上に接着剤又は粘着テープ等の固定手段で張り付け
る。張り付け面が互いに平坦なため、確実に固定され
る。
【００１３】図６（ｄ）は、タイシング工程で、前述の
Ｘ、Ｙ方向のカットライン２に沿って、ダイシングソー
等の切削手段で単個に切削、分割した後、単個の半導体
パッケージを溶解液等により基準部材９より剥離する。
以上の工程により単個のフリップチップ半導体パッケー
ジが完成される。
Ｘ、Ｙ方向のカットライン２に沿って、ダイシングソー
等の切削手段で単個に切削、分割した後、単個の半導体
パッケージを溶解液等により基準部材９より剥離する。
以上の工程により単個のフリップチップ半導体パッケー
ジが完成される。
【００１４】
【発明が解決しようとする課題】しかしながら、前述し
た半導体パッケージの製造方法には次のような問題点が
ある。即ち、近年、小型携帯機器の小型化の要求に伴い
パッケージの小型、薄型化が急務となると同時に、パッ
ケージの単価を可能な限り安価に製造する強い要望があ
る。しかし、従来の短冊状の集合回路基板において、第
１の面Ｆ１にパッケージ製造代ｂ２（例えば、７ｍｍ×
２）が、ＣＳＰのパッケージ、例えば、パッケージサイ
ズ１０ｍｍで１列、１個分が無駄なってしまう。上述の
例えば、幅Ｗ１＝５６ｍｍ×長さＬ１＝１１５ｍｍの短
冊状の集合回路基板においては、５列で６０個取れると
ころ、実効取り個数は５５個のため、略９％が無駄にな
ることになる。
た半導体パッケージの製造方法には次のような問題点が
ある。即ち、近年、小型携帯機器の小型化の要求に伴い
パッケージの小型、薄型化が急務となると同時に、パッ
ケージの単価を可能な限り安価に製造する強い要望があ
る。しかし、従来の短冊状の集合回路基板において、第
１の面Ｆ１にパッケージ製造代ｂ２（例えば、７ｍｍ×
２）が、ＣＳＰのパッケージ、例えば、パッケージサイ
ズ１０ｍｍで１列、１個分が無駄なってしまう。上述の
例えば、幅Ｗ１＝５６ｍｍ×長さＬ１＝１１５ｍｍの短
冊状の集合回路基板においては、５列で６０個取れると
ころ、実効取り個数は５５個のため、略９％が無駄にな
ることになる。
【００１５】また、前記スペーサーは、素材が集合回路
基板の大きさで、且つ、中抜き加工するため、素材の多
くが無駄になり、中をくり抜くため加工工数を要し、ス
ペーサーのコストアップとなる。更に、スペーサーの形
状上製造工程の自動化が困難である等の問題があった。
基板の大きさで、且つ、中抜き加工するため、素材の多
くが無駄になり、中をくり抜くため加工工数を要し、ス
ペーサーのコストアップとなる。更に、スペーサーの形
状上製造工程の自動化が困難である等の問題があった。
【００１６】本発明は、上記従来の課題に鑑みなされた
ものであり、その目的は、集合回路基板は、幅方向に沿
ったパッケージ製造代を無くし、無駄のない有効なサイ
ズに設定し、スペーサーも単純な形状に変更し自動化を
容易にすることにより、生産性が優れた、安価な半導体
パッケージの製造方法を提供するものである。
ものであり、その目的は、集合回路基板は、幅方向に沿
ったパッケージ製造代を無くし、無駄のない有効なサイ
ズに設定し、スペーサーも単純な形状に変更し自動化を
容易にすることにより、生産性が優れた、安価な半導体
パッケージの製造方法を提供するものである。
【００１７】
【課題を解決するための手段】上記目的を達成するため
に、本発明における半導体パッケージの製造方法は、Ｉ
Ｃチップ実装用のボンディングパターンと外部接続用電
極を形成するための電極パターンとを集合回路基板面に
複数個分配列して形成する回路基板形成工程と、前記ボ
ンディングパターンと前記ＩＣチップを電気的に接続す
るＩＣチップ実装工程と、前記ＩＣチップを樹脂封止す
る封止工程とによりパッケージ集合体を形成し、前記パ
ッケージ集合体を基準部材に固定する保持工程と、保持
されたパッケージ集合体の回路基板を切削して単個の完
成半導体パッケージを製造する工程とからなる半導体パ
ッケージの製造方法において、前記パッケージ集合体の
回路基板の外周面は相対する２対の面で構成され、幅方
向に沿った１対の第１の面は完成半導体パッケージの外
形の一部と同一であり、長さ方向に沿った他の一対の第
２の面はそれぞれパッケージ製造代を含んでいることを
特徴とするものである。
に、本発明における半導体パッケージの製造方法は、Ｉ
Ｃチップ実装用のボンディングパターンと外部接続用電
極を形成するための電極パターンとを集合回路基板面に
複数個分配列して形成する回路基板形成工程と、前記ボ
ンディングパターンと前記ＩＣチップを電気的に接続す
るＩＣチップ実装工程と、前記ＩＣチップを樹脂封止す
る封止工程とによりパッケージ集合体を形成し、前記パ
ッケージ集合体を基準部材に固定する保持工程と、保持
されたパッケージ集合体の回路基板を切削して単個の完
成半導体パッケージを製造する工程とからなる半導体パ
ッケージの製造方法において、前記パッケージ集合体の
回路基板の外周面は相対する２対の面で構成され、幅方
向に沿った１対の第１の面は完成半導体パッケージの外
形の一部と同一であり、長さ方向に沿った他の一対の第
２の面はそれぞれパッケージ製造代を含んでいることを
特徴とするものである。
【００１８】また、前記保持されたパッケージ集合体の
回路基板を、前記完成半導体パッケージに切削する方法
と、前記パッケージ集合体の外周面の半導体パッケージ
の外形の一部と同一である前記第１の面の切削方法が同
じであることを特徴とするものである。
回路基板を、前記完成半導体パッケージに切削する方法
と、前記パッケージ集合体の外周面の半導体パッケージ
の外形の一部と同一である前記第１の面の切削方法が同
じであることを特徴とするものである。
【００１９】また、前記保持されたパッケージ集合体の
回路基板を、完成半導体パッケージに切削する方法がダ
イシング法により加工されていることを特徴とするもの
である。
回路基板を、完成半導体パッケージに切削する方法がダ
イシング法により加工されていることを特徴とするもの
である。
【００２０】また、前記保持されたパッケージ集合体の
回路基板を、完成半導体パッケージのパッケージ製造代
を含む前記第１の面の幅が、基板製造サイズに対して最
適なパッケージ製造サイズであることを特徴とするもの
である。
回路基板を、完成半導体パッケージのパッケージ製造代
を含む前記第１の面の幅が、基板製造サイズに対して最
適なパッケージ製造サイズであることを特徴とするもの
である。
【００２１】また、前記パッケージ製造サイズの幅が、
略７６ｍｍ〜８１ｍｍであることを特徴とするものであ
る。
略７６ｍｍ〜８１ｍｍであることを特徴とするものであ
る。
【００２２】
【発明の実施の形態】以下図面に基づいて本発明におけ
る半導体パッケージの製造方法について説明する。図
１、図２及び図３は本発明の実施の形態に係わり、図１
は、多数個取りする短冊状の集合回路基板の平面図、図
２及び図３は、半導体パッケージの製造工程を示す説明
図である。図において、従来技術と同一部材は同一符号
で示す。
る半導体パッケージの製造方法について説明する。図
１、図２及び図３は本発明の実施の形態に係わり、図１
は、多数個取りする短冊状の集合回路基板の平面図、図
２及び図３は、半導体パッケージの製造工程を示す説明
図である。図において、従来技術と同一部材は同一符号
で示す。
【００２３】従来技術で説明したように、基板原反メー
カは１ｍ幅のロール状のガラスフィラーのシートに樹脂
を含浸し、１ｍ×１ｍ、又は１ｍ×１．２ｍの規格品に
裁断し、前記シートの上下に銅箔を積層、プレスして完
成させる。各基板メーカは各メーカが使用し易い製造サ
イズに切断する。裁断に際し、１ｍ幅を２、３、４、５
分割すると、１枚の幅は、５００、３３０、２５０、２
００ｍｍとなり、両サイドにパッケージ製造代ｂ１（例
えば、５ｍｍ）を取ると、実効サイズはそれぞれ、４９
０、３２０、２４０、１９０ｍｍとなる。これらの値
に、単個のパッケージにカットする切削代（例えば、ダ
イシング切削＝０．２ｍｍ、ルータ加工＝２ｍｍ、タイ
バーを残すルータ加工＝５ｍｍ）を考慮して、前記短冊
状の集合回路基板１Ａの取り個数ｎで割ると、後述する
短冊状の集合回路基板１Ａの有効幅が設定される。有効
幅は、略７８ｍｍ前後（７６ｍｍ〜８１ｍｍ）が最適で
ある。
カは１ｍ幅のロール状のガラスフィラーのシートに樹脂
を含浸し、１ｍ×１ｍ、又は１ｍ×１．２ｍの規格品に
裁断し、前記シートの上下に銅箔を積層、プレスして完
成させる。各基板メーカは各メーカが使用し易い製造サ
イズに切断する。裁断に際し、１ｍ幅を２、３、４、５
分割すると、１枚の幅は、５００、３３０、２５０、２
００ｍｍとなり、両サイドにパッケージ製造代ｂ１（例
えば、５ｍｍ）を取ると、実効サイズはそれぞれ、４９
０、３２０、２４０、１９０ｍｍとなる。これらの値
に、単個のパッケージにカットする切削代（例えば、ダ
イシング切削＝０．２ｍｍ、ルータ加工＝２ｍｍ、タイ
バーを残すルータ加工＝５ｍｍ）を考慮して、前記短冊
状の集合回路基板１Ａの取り個数ｎで割ると、後述する
短冊状の集合回路基板１Ａの有効幅が設定される。有効
幅は、略７８ｍｍ前後（７６ｍｍ〜８１ｍｍ）が最適で
ある。
【００２４】また、基板メーカも１ｍ幅からの裁断に際
し、製造装置上一定の製造代を必要とする。製造メーカ
から基板メーカに基板材料のコストダウン等の相談に対
して、基板メーカは自己の製造代分を有効に活用するた
めにも、分割数を少なくして広幅に裁断する傾向があ
る。従来の短冊状の幅Ｗ１＝５６ｍｍより広い、Ｗ２＝
７６ｍｍ〜８１ｍｍの方が基板メーカとしても有利であ
る。
し、製造装置上一定の製造代を必要とする。製造メーカ
から基板メーカに基板材料のコストダウン等の相談に対
して、基板メーカは自己の製造代分を有効に活用するた
めにも、分割数を少なくして広幅に裁断する傾向があ
る。従来の短冊状の幅Ｗ１＝５６ｍｍより広い、Ｗ２＝
７６ｍｍ〜８１ｍｍの方が基板メーカとしても有利であ
る。
【００２５】図１に示すように、短冊状の集合回路基板
１Ａは、幅Ｗ２＝略７８ｍｍ×長さＬ２＝Ｘｍｍと設定
する。幅Ｗ２を一定にして、長さＬ２をパッケージサイ
ズに合わせて変更可能にした方が、製造工程における自
動化等が容易になる。前記集合回路基板１Ａは、外周面
は相対する２対の面で構成され、幅Ｗ２に沿った１対の
第１の面Ｆ１には完成半導体パッケージの外形の一部と
同一であり、長さＬ２に沿った他の一対の第２の面Ｆ２
には、従来と同様に製造装置上パッケージ製造代ｂ１
（例えば、５ｍｍ）が形成されている。集合回路基板１
Ａの前記第１の面Ｆ１には、従来設けていたパッケージ
製造代（図４中のｂ２）は設けられていない。
１Ａは、幅Ｗ２＝略７８ｍｍ×長さＬ２＝Ｘｍｍと設定
する。幅Ｗ２を一定にして、長さＬ２をパッケージサイ
ズに合わせて変更可能にした方が、製造工程における自
動化等が容易になる。前記集合回路基板１Ａは、外周面
は相対する２対の面で構成され、幅Ｗ２に沿った１対の
第１の面Ｆ１には完成半導体パッケージの外形の一部と
同一であり、長さＬ２に沿った他の一対の第２の面Ｆ２
には、従来と同様に製造装置上パッケージ製造代ｂ１
（例えば、５ｍｍ）が形成されている。集合回路基板１
Ａの前記第１の面Ｆ１には、従来設けていたパッケージ
製造代（図４中のｂ２）は設けられていない。
【００２６】前述したように、短冊状の集合回路基板１
Ａの製造について、１ｍ幅を２、３、４、５分割する
と、１枚の幅は、５００、３３０、２５０、２００ｍｍ
となり、更に、前記パッケージ製造代ｂ１を考慮して、
最適な取り枚数と、１枚の幅Ｗ２との関係を、表１、
２、３に示す。表１は、切削代＝０．２ｍｍ（例えば、
ダイシング切削）。表２は、切削代＝２．０ｍｍ（例え
ば、ルータ加工）。表３は、切削代＝５．０ｍｍ（例え
ば、タイバー残すルータ加工）を示す。
Ａの製造について、１ｍ幅を２、３、４、５分割する
と、１枚の幅は、５００、３３０、２５０、２００ｍｍ
となり、更に、前記パッケージ製造代ｂ１を考慮して、
最適な取り枚数と、１枚の幅Ｗ２との関係を、表１、
２、３に示す。表１は、切削代＝０．２ｍｍ（例えば、
ダイシング切削）。表２は、切削代＝２．０ｍｍ（例え
ば、ルータ加工）。表３は、切削代＝５．０ｍｍ（例え
ば、タイバー残すルータ加工）を示す。
【００２７】一般的に、金型で抜いた剪断面は粗く、そ
のままでは外形線にすることができないが、本実施の形
態においては、ダイシング切削法を用いるので、切削面
の面粗度及び製品の位置精度が良く、且つ、他の加工法
に比較して切削代が極めて少ない。表１について説明す
る。
のままでは外形線にすることができないが、本実施の形
態においては、ダイシング切削法を用いるので、切削面
の面粗度及び製品の位置精度が良く、且つ、他の加工法
に比較して切削代が極めて少ない。表１について説明す
る。
【表１】 表１は、１ｍ幅の基板をダイシング切削する場合の例
で、切削代＝０．２ｍｍで、表１中で、区分ａ＝１ｍ幅
を２分割で、幅寸法ｂ＝５００ｍｍの場合は、短冊取り
枚数ｎ＝６枚取りで、１枚の短冊状の幅Ｗ２＝８１．５
ｍｍとなる。同様に、３分割で、ｂ＝３３０ｍｍの場合
は、ｎ＝４枚取りで、幅Ｗ２＝７９．９ｍｍとなる。４
分割で、ｂ＝２５０ｍｍの場合は、ｎ＝３枚取りで、幅
Ｗ２＝７９．９ｍｍとなる。短冊状の１枚の共通の幅Ｗ
２＝略７６ｍｍ〜８１ｍｍとなる。
で、切削代＝０．２ｍｍで、表１中で、区分ａ＝１ｍ幅
を２分割で、幅寸法ｂ＝５００ｍｍの場合は、短冊取り
枚数ｎ＝６枚取りで、１枚の短冊状の幅Ｗ２＝８１．５
ｍｍとなる。同様に、３分割で、ｂ＝３３０ｍｍの場合
は、ｎ＝４枚取りで、幅Ｗ２＝７９．９ｍｍとなる。４
分割で、ｂ＝２５０ｍｍの場合は、ｎ＝３枚取りで、幅
Ｗ２＝７９．９ｍｍとなる。短冊状の１枚の共通の幅Ｗ
２＝略７６ｍｍ〜８１ｍｍとなる。
【００２８】
【表２】 参考までに、表２については切削代＝２ｍｍでルーター
加工の場合を示しており、ｂ＝２５０ｍｍで、ｎ＝３枚
で、Ｗ２＝７８．７ｍｍ。ｂ＝３３０ｍｍで、ｎ＝４枚
で、Ｗ２＝７８．５ｍｍ。ｂ＝５００ｍｍで、ｎ＝６枚
で、Ｗ２＝８０．０ｍｍとなり、短冊状の１枚の共通の
幅Ｗ２＝略７６ｍｍ〜８１ｍｍとなる。
加工の場合を示しており、ｂ＝２５０ｍｍで、ｎ＝３枚
で、Ｗ２＝７８．７ｍｍ。ｂ＝３３０ｍｍで、ｎ＝４枚
で、Ｗ２＝７８．５ｍｍ。ｂ＝５００ｍｍで、ｎ＝６枚
で、Ｗ２＝８０．０ｍｍとなり、短冊状の１枚の共通の
幅Ｗ２＝略７６ｍｍ〜８１ｍｍとなる。
【００２９】
【表３】 表３については切削代＝５ｍｍでタイバーを残すルータ
ー加工の場合を示しており、ｂ＝２５０ｍｍで、ｎ＝３
枚で、Ｗ２＝７６．７ｍｍ。ｂ＝３３０ｍｍで、ｎ＝４
枚で、Ｗ２＝７６．３ｍｍ。ｂ＝５００ｍｍで、ｎ＝６
枚で、Ｗ２＝７７．５ｍｍとなり、短冊状の１枚の共通
の幅Ｗ２＝略７６ｍｍ〜８１ｍｍとなる。
ー加工の場合を示しており、ｂ＝２５０ｍｍで、ｎ＝３
枚で、Ｗ２＝７６．７ｍｍ。ｂ＝３３０ｍｍで、ｎ＝４
枚で、Ｗ２＝７６．３ｍｍ。ｂ＝５００ｍｍで、ｎ＝６
枚で、Ｗ２＝７７．５ｍｍとなり、短冊状の１枚の共通
の幅Ｗ２＝略７６ｍｍ〜８１ｍｍとなる。
【００３０】図２（ａ）〜（ｃ）の回路基板形成、ＩＣ
実装及び樹脂封止工程までは、集合回路基板１Ａのサイ
ズが異なるのみで、工程は前述の従来技術の図５と同様
であるので説明は省略する。１Ｂは封止工程後のパッケ
ージ集合体である。
実装及び樹脂封止工程までは、集合回路基板１Ａのサイ
ズが異なるのみで、工程は前述の従来技術の図５と同様
であるので説明は省略する。１Ｂは封止工程後のパッケ
ージ集合体である。
【００３１】樹脂封止されたパッケージ集合体１Ｂの回
路基板の外周面の相対する２面で構成され、１対の第１
の面Ｆ１は完成パッケージの一部で同一であり、他の１
対の第２の面Ｆ２には、パッケージ製造代ｂ１（例え
ば、５ｍｍ）が設けられている。
路基板の外周面の相対する２面で構成され、１対の第１
の面Ｆ１は完成パッケージの一部で同一であり、他の１
対の第２の面Ｆ２には、パッケージ製造代ｂ１（例え
ば、５ｍｍ）が設けられている。
【００３２】図３（ａ）において、ボール形成工程は、
回路基板１の下面側に形成された外部接続用電極４の位
置に、半田ボールを配置してリフローすることによりボ
ール電極を形成する。
回路基板１の下面側に形成された外部接続用電極４の位
置に、半田ボールを配置してリフローすることによりボ
ール電極を形成する。
【００３３】図３（ｂ）において、スペーサー張り付け
工程は、前記短冊状のパッケージ集合体１Ｂの回路基板
の第２の面Ｆ２に沿って設けられたパッケージ製造代ｂ
１の位置に、２本の棒状のスペーサー８を接着剤又は粘
着テープ等の固定手段で張り付ける。前記スペーサー８
の厚みは、ＩＣチップ６の上面と面位置になるように設
定し、その外形形状は、四角柱で、従来の中抜きし、基
板の大きさの四角形のスペーサーに比較して、加工は容
易であり、材料の無駄は殆どない、安価に製造できる。
工程は、前記短冊状のパッケージ集合体１Ｂの回路基板
の第２の面Ｆ２に沿って設けられたパッケージ製造代ｂ
１の位置に、２本の棒状のスペーサー８を接着剤又は粘
着テープ等の固定手段で張り付ける。前記スペーサー８
の厚みは、ＩＣチップ６の上面と面位置になるように設
定し、その外形形状は、四角柱で、従来の中抜きし、基
板の大きさの四角形のスペーサーに比較して、加工は容
易であり、材料の無駄は殆どない、安価に製造できる。
【００３４】図３（ｃ）の基準材張り付け工程は従来と
同様に、平行な二本のスペーサー８の平坦な底面を、基
準部材９上に接着剤又は粘着テープ等の固定手段で張り
付ける。張り付け面が互いに平坦なため、確実に固定さ
れる。
同様に、平行な二本のスペーサー８の平坦な底面を、基
準部材９上に接着剤又は粘着テープ等の固定手段で張り
付ける。張り付け面が互いに平坦なため、確実に固定さ
れる。
【００３５】図３（ｄ）において、ダイシング工程は、
直交するＸ、Ｙ方向のカットライン２に沿って、切削代
が略０．２ｍｍ程度にダイシング切削法で切削する。切
削面粗度が良く、基板を基準に切削するので、位置精度
が正確に切断、分離される。ダイシング工程後、溶解液
など使用して基準部材より剥離することにより、単個の
パッケージが完成される。以上の工程により単個のフリ
ップチップ半導体パッケージが完成される。
直交するＸ、Ｙ方向のカットライン２に沿って、切削代
が略０．２ｍｍ程度にダイシング切削法で切削する。切
削面粗度が良く、基板を基準に切削するので、位置精度
が正確に切断、分離される。ダイシング工程後、溶解液
など使用して基準部材より剥離することにより、単個の
パッケージが完成される。以上の工程により単個のフリ
ップチップ半導体パッケージが完成される。
【００３６】同一の大きさの短冊状の集合回路基板１Ａ
で、従来の長さＬ１にパッケージ製造代ｂ２（例えば、
両サイド略７ｍｍ）有る場合と、本実施の形態のよう
に、無い場合の半導体パッケージの取り個数の比較をす
る。パッケージ製造サイズが、幅Ｗ２＝７８ｍｍ×長さ
Ｌ２＝１５４ｍｍの集合回路基板１Ａで、ダイシング切
削（切削代＝０．２ｍｍ）した場合、パッケージサイズ
の基板の大きさが６ｍｍとし、単純計算すると、パッケ
ージ製造代ｂ２（略７ｍｍ）が有る場合の１ｍ×１ｍ当
たりの取り個数は、１８，２１６個になる。また、パッ
ケージ製造代ｂ２が無い場合の１ｍ×１ｍ当たりの取り
個数は、１９，８００個になり、１，５８４個（略８
％）のアップとなる。
で、従来の長さＬ１にパッケージ製造代ｂ２（例えば、
両サイド略７ｍｍ）有る場合と、本実施の形態のよう
に、無い場合の半導体パッケージの取り個数の比較をす
る。パッケージ製造サイズが、幅Ｗ２＝７８ｍｍ×長さ
Ｌ２＝１５４ｍｍの集合回路基板１Ａで、ダイシング切
削（切削代＝０．２ｍｍ）した場合、パッケージサイズ
の基板の大きさが６ｍｍとし、単純計算すると、パッケ
ージ製造代ｂ２（略７ｍｍ）が有る場合の１ｍ×１ｍ当
たりの取り個数は、１８，２１６個になる。また、パッ
ケージ製造代ｂ２が無い場合の１ｍ×１ｍ当たりの取り
個数は、１９，８００個になり、１，５８４個（略８
％）のアップとなる。
【００３７】
【発明の効果】以上説明したように、本発明の半導体パ
ッケージの製造方法によれば、短冊状の集合回路基板の
幅方向のサイズを、幅１ｍの規格品からの分割数と取り
枚数との関係から、共通する最適な一定の数値、略７６
ｍｍ〜８１ｍｍに設定し、第１の面Ｆ１の両サイドには
パッケージ製造代を無くする。長さＬ２は、パッケージ
サイズの基板の大きさで変更可能に設定することによ
り、パッケージの取り個数が増加するので、１個当たり
の基板単価を安くすることが可能である。また、共通す
る最適な一定の数値に設定することにより、製造工程の
自動化が容易になり生産性が向上する。従って、完成半
導体パッケージのコストを安くすることができる。ま
た、基板メーカも従来より幅広で、且つ一定した数値の
幅で受注するので、基板メーカでの製造代の無駄がなく
なり、生産性が良くなる等の利点がある。
ッケージの製造方法によれば、短冊状の集合回路基板の
幅方向のサイズを、幅１ｍの規格品からの分割数と取り
枚数との関係から、共通する最適な一定の数値、略７６
ｍｍ〜８１ｍｍに設定し、第１の面Ｆ１の両サイドには
パッケージ製造代を無くする。長さＬ２は、パッケージ
サイズの基板の大きさで変更可能に設定することによ
り、パッケージの取り個数が増加するので、１個当たり
の基板単価を安くすることが可能である。また、共通す
る最適な一定の数値に設定することにより、製造工程の
自動化が容易になり生産性が向上する。従って、完成半
導体パッケージのコストを安くすることができる。ま
た、基板メーカも従来より幅広で、且つ一定した数値の
幅で受注するので、基板メーカでの製造代の無駄がなく
なり、生産性が良くなる等の利点がある。
【００３８】また、スペーサーが単純形状で加工が容易
になり、材料取りの無駄がなくなる等でコストが低減す
る。且つ、製造工程の自動化が容易になる。
になり、材料取りの無駄がなくなる等でコストが低減す
る。且つ、製造工程の自動化が容易になる。
【００３９】また、パッケージ集合体の回路基板を完成
半導体パッケージに切削する方法が基板基準でダイシン
グ法により加工されるので、切削面の粗度が良くそのま
ま製品の外形線にすることができる。且つ、位置精度が
正確である。
半導体パッケージに切削する方法が基板基準でダイシン
グ法により加工されるので、切削面の粗度が良くそのま
ま製品の外形線にすることができる。且つ、位置精度が
正確である。
【００４０】以上説明したように、基板規格品から裁断
するのに、無駄の無い有効な集合回路基板のサイズの設
定により、１個当たりの半導体パッケージの製造コスト
が低減できる。また、製造工程の自動化が容易になり生
産性が向上する。小型携帯機器等に搭載する信頼性及び
生産性に優れた、安価な半導体パッケージの製造方法を
提供することが可能になった。
するのに、無駄の無い有効な集合回路基板のサイズの設
定により、１個当たりの半導体パッケージの製造コスト
が低減できる。また、製造工程の自動化が容易になり生
産性が向上する。小型携帯機器等に搭載する信頼性及び
生産性に優れた、安価な半導体パッケージの製造方法を
提供することが可能になった。
【図１】本発明の実施の形態に係わり、多数個取りする
短冊状の集合回路基板の平面図である。
短冊状の集合回路基板の平面図である。
【図２】本発明の実施の形態に係わり、半導体パッケー
ジの製造工程で、回路基板形成工程、ＩＣ実装工程、樹
脂封止工程を示す説明図である。
ジの製造工程で、回路基板形成工程、ＩＣ実装工程、樹
脂封止工程を示す説明図である。
【図３】図２の後工程で、スペーサー張り付け工程、基
準部材張り付け工程、ダイシング工程を示す説明図であ
る。
準部材張り付け工程、ダイシング工程を示す説明図であ
る。
【図４】従来の多数個取りする短冊状の集合回路基板の
平面図である。
平面図である。
【図５】従来の半導体パッケージの製造工程で、回路基
板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図
である。
板形成工程、ＩＣ実装工程、樹脂封止工程を示す説明図
である。
【図６】図５の後工程で、スペーサー張り付け工程、基
準部材張り付け工程、ダイシング工程を示す説明図であ
る。
準部材張り付け工程、ダイシング工程を示す説明図であ
る。
【図７】従来の多数個取りする短冊状の集合回路基板の
基板製造の平面図である。
基板製造の平面図である。
１ 回路基板 １Ａ 集合回路基板 １Ｂ パッケージ集合体 ５ 半田ボール ６ ＩＣチップ ７ 封止樹脂 ８ スペーサー ９ 基準部材 Ｗ１、Ｗ２ 集合回路基板の幅 Ｌ１、Ｌ２ 集合回路基板の長さ ｂ１ 長さに沿ったパッケージ製造代 ｂ２ 幅に沿ったパッケージ製造代 Ｆ１ 第１の面 Ｆ２ 第２の面
Claims (5)
- 【請求項１】 ＩＣチップ実装用のボンディングパター
ンと外部接続用電極を形成するための電極パターンとを
集合回路基板面に複数個分配列して形成する回路基板形
成工程と、前記ボンディングパターンと前記ＩＣチップ
を電気的に接続するＩＣチップ実装工程と、前記ＩＣチ
ップを樹脂封止する封止工程とによりパッケージ集合体
を形成し、前記パッケージ集合体を基準部材に固定する
保持工程と、保持されたパッケージ集合体の回路基板を
切削して単個の完成半導体パッケージを製造する工程と
からなる半導体パッケージの製造方法において、前記パ
ッケージ集合体の回路基板の外周面は相対する２対の面
で構成され、幅方向に沿った１対の第１の面は完成半導
体パッケージの外形の一部と同一であり、長さ方向に沿
った他の一対の第２の面はそれぞれパッケージ製造代を
含んでいることを特徴とする半導体パッケージの製造方
法。 - 【請求項２】 前記保持されたパッケージ集合体の回路
基板を、前記完成半導体パッケージに切削する方法と、
前記パッケージ集合体の外周面の半導体パッケージの外
形の一部と同一である前記第１の面の切削方法が同じで
あることを特徴とする請求項１記載の半導体パッケージ
の製造方法。 - 【請求項３】 前記保持されたパッケージ集合体の回路
基板を、完成半導体パッケージに切削する方法がダイシ
ング法により加工されていることを特徴とする請求項１
又は２記載の半導体パッケージの製造方法。 - 【請求項４】 前記保持されたパッケージ集合体の回路
基板は、完成半導体パッケージのパッケージ製造代を含
む前記第２の面の幅が、基板製造サイズに対して最適な
パッケージ製造サイズであることを特徴とする請求項１
〜３記載の半導体パッケージの製造方法。 - 【請求項５】 前記パッケージ製造サイズの幅が、略７
６ｍｍ〜８１ｍｍであることを特徴とする請求項４記載
の半導体パッケージの製造方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25650397A JP4115560B2 (ja) | 1997-09-22 | 1997-09-22 | 半導体パッケージの製造方法 |
| US09/194,735 US6365438B1 (en) | 1997-05-09 | 1998-04-24 | Process for manufacturing semiconductor package and circuit board assembly |
| CNB988005794A CN1185702C (zh) | 1997-05-09 | 1998-04-24 | 半导体封装的制造方法和集合电路基板 |
| EP98917679.7A EP0932198B1 (en) | 1997-05-09 | 1998-04-24 | Process for manufacturing semiconductor package and circuit board assembly |
| PCT/JP1998/001905 WO1998052220A1 (fr) | 1997-05-09 | 1998-04-24 | Procede de production d'un boitier pour semi-conducteur et systeme de carte de circuits |
| EP08167595.1A EP2015359B1 (en) | 1997-05-09 | 1998-04-24 | Process for manufacturing a semiconductor package and circuit board substrate |
| KR1019997000071A KR100568571B1 (ko) | 1997-05-09 | 1998-04-24 | 반도체 패키지의 제조 방법 및 집합 회로 기판 |
| TW087106959A TW395033B (en) | 1997-05-09 | 1998-05-06 | Process for manufacturing a semiconductor package and circuit board aggregation |
| MYPI98002064A MY123937A (en) | 1997-05-09 | 1998-05-07 | Process for manufacturing semiconductor package and circuit board assembly |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25650397A JP4115560B2 (ja) | 1997-09-22 | 1997-09-22 | 半導体パッケージの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197579A true JPH1197579A (ja) | 1999-04-09 |
| JP4115560B2 JP4115560B2 (ja) | 2008-07-09 |
Family
ID=17293545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25650397A Expired - Fee Related JP4115560B2 (ja) | 1997-05-09 | 1997-09-22 | 半導体パッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4115560B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011054921A (ja) * | 2009-09-02 | 2011-03-17 | Kinko Denshi Kofun Yugenkoshi | パッケージ構造の製造方法 |
-
1997
- 1997-09-22 JP JP25650397A patent/JP4115560B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011054921A (ja) * | 2009-09-02 | 2011-03-17 | Kinko Denshi Kofun Yugenkoshi | パッケージ構造の製造方法 |
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|---|---|
| JP4115560B2 (ja) | 2008-07-09 |
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