JPH118U - ESD protection device for SOI circuit - Google Patents
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Abstract
(57)【要約】
【課題】 実質的に薄い半導体層を有するために熱エネ
ルギーの散逸が困難なセミコンダクタ−オン−インシュ
レータ回路の静電保護を図る。
【解決手段】 チップ内のセミコンダクタ−オン−イン
シュレータ部分と異なる部分に、チップ内の他のトラン
ジスタと実質的に同じ構成のＥＳＤトランジスタを設
け、ＥＳＤトランジスタの導電チャンネル領域をチップ
の残りの部分と電気的に分離し、製作容易な構成で静電
保護を図る。
PROBLEM TO BE SOLVED: To provide a semiconductor-on-insulator circuit which has a substantially thin semiconductor layer and which has difficulty in dissipating heat energy, thereby providing electrostatic protection. SOLUTION: An ESD transistor having substantially the same configuration as other transistors in the chip is provided in a portion of the chip different from the semiconductor-on-insulator portion, and a conductive channel region of the ESD transistor is electrically connected to the rest of the chip. The structure is easily separated and electrostatic protection is achieved with a configuration that is easy to manufacture.
Description
【０００１】[0001]
本考案は一般に集積回路の静電放電保護回路に関し、より詳細にはセミコンダ クタ−オン−インシュレータ（絶縁体の上の半導体）回路に静電放電保護を提供 する製法及び結果として生じる回路構造に関する。 The present invention relates generally to integrated circuit electrostatic discharge protection circuits and, more particularly, to a method of providing electrostatic discharge protection to semiconductor-on-insulator (semiconductor-on-insulator) circuits and the resulting circuit structure.
【０００２】[0002]
セミコンダクタ−オン−インシュレータ技術は高速のＭＯＳ及びＣＭＯＳ回路 を製作する新しい技術を構成する。この様な技術に従って、シリコン等の半導体 材料の薄いエピタキシャル層を絶縁体の上に被着して、半導体層とその下にある 絶縁体及び基板材料との間の容量結合を減少させる。半導体材料の薄い層内に製 作した電界効果トランジスタ及びその他の装置は高速スイッチング特性を発揮す る。 Semiconductor-on-insulator technology constitutes a new technology for fabricating high speed MOS and CMOS circuits. In accordance with such techniques, a thin epitaxial layer of semiconductor material, such as silicon, is deposited over the insulator to reduce capacitive coupling between the semiconductor layer and the underlying insulator and substrate materials. Field-effect transistors and other devices fabricated in thin layers of semiconductor material exhibit fast switching characteristics.
【０００３】 ＭＯＳ形回路は特に静電放電によって損傷を受けやすい。現在の製作技術によ れば、ＭＯＳ及びＣＭＯＳトランジスタの薄いゲート絶縁体は約１７ボルトを越 えるゲート電圧によって損傷を受け得る。それ故、この様な集積回路を扱う人間 或いは装置による静電放電は永久にチップ全体に損傷を与えることができる。集 積回路の静電放電破壊は、人間の静電電圧増強が数百から数千ボルトに達し得る ということにおいて特に厄介である。[0003] MOS-type circuits are particularly susceptible to damage by electrostatic discharge. According to current fabrication techniques, thin gate insulators for MOS and CMOS transistors can be damaged by gate voltages in excess of about 17 volts. Therefore, electrostatic discharge by a person or device handling such an integrated circuit can permanently damage the entire chip. Electrostatic discharge breakdown of integrated circuits is particularly troublesome in that human electrostatic voltage build-up can reach hundreds to thousands of volts.
【０００４】 静電放電（ＥＳＤ）保護装置はＭＯＳ形集積回路チップの補助的な回路として 実行されてきたが、追加の心配がセミコンダクタ−オン−インシュレータ・チッ プに生じる。伝統的に、静電放電のエネルギーはこの様な補助的な保護回路によ って安全電圧レベルに維持され、このエネルギーは回路が製作されるバルク半導 体基板中に散逸された。対照的に、セミコンダクタ−オン−インシュレータ（Ｓ ＯＩ）回路では、薄い半導体層は実質のないバルクを有し、静電気エネルギーを 全て熱エネルギーとして安全に散逸する。多くの電気的絶縁材料は乏しい熱伝導 体であるので、ＳＯＩチップ上の絶縁体の上にある薄い半導体層内で実質的に全 てのエネルギーを散逸しなければならない。[0004] Although electrostatic discharge (ESD) protection devices have been implemented as ancillary circuits in MOS integrated circuit chips, additional concerns arise in semiconductor-on-insulator chips. Traditionally, the energy of the electrostatic discharge has been maintained at safe voltage levels by such auxiliary protection circuits, which have been dissipated in the bulk semiconductor substrate from which the circuit is fabricated. In contrast, in semiconductor-on-insulator (SOI) circuits, the thin semiconductor layer has a substantial bulk and safely dissipates all electrostatic energy as thermal energy. Because many electrically insulating materials are poor thermal conductors, substantially all of the energy must be dissipated in a thin semiconductor layer above the insulator on the SOI chip.
【０００５】 入力保護回路はシリコン−オン−サファイヤ（ＳＯＳ）基板用で良く知られて いる。次の技術論文はＳＯＩ構造に適合したＥＳＤ保護回路の実例となっている ：『電気デバイスに関するＩＥＥ会報』第ＥＤ−２５巻（１９７８年刊）第９１ ７頁所載のＲ．Ｋ．Ｐａｎｃｈｏｌｙ及びＴ．Ｊ．Ｏｋｉの「Ｃ−ＭＯＳ／ＳＯ Ｓゲート保護回路網」、同第９２６頁所載のＳ．Ｈ．Ｃｏｈｅｎ及びＧ．Ｋ．Ｃ ａｓｗｅｌｌの「Ｃ−ＭＯＳ／ＳＯＳアレイ用改良入力保護回路」、同第９３３ 頁所載のＢ．Ｔ．Ａｈ１ｐｏｒｔ、Ｊ．Ｒ．Ｃｒｉｃｃｈｉ、及びＤ．Ａ．Ｂａ ｒｔｈの「Ｃ−ＭＯＳ／ＳＯＳＬＳＩ入力／出力保護回路網」、及び『ＥＯＳ／ ＥＳＤシンポジウム会報』（１９８６年刊）第１８２頁所載のＷ．Ｐａ１ｕｍｂ ｏ及びＭ．Ｐ．Ｄｕｇａｎの「ＣＭＯＳ／ＳＯＳ応用用入力保護回路網の設計及 び特性化」である。この様な入力保護回路綱の典型はゲート制御ダイオード或い はｐ−ｉ−ｎダイオードであり、約０．７ボルトの順方向しきい値と約１４ボル トの逆方向降伏電圧を示すものである。ゆえに、必要な１７ボルト以下までの入 力ゲート電圧のクランピングが達成される。さらに重大なことには、この様な保 護ダイオードを横切って起きたエネルギーは、約１４ボルトの降伏電圧で作動す る時に実質的になり得る。この様なダイオードによって生じた熱は薄い半導体層 によって散逸しなければならないが、この層は、エネルギーが過多の場合、集積 回路チップに破壊の危険をもたらす。[0005] Input protection circuits are well known for silicon-on-sapphire (SOS) substrates. The following technical article is an example of an ESD protection circuit adapted to the SOI structure: R.E., IEEE SIG Bulletin on Electrical Devices, ED-25, 1978, p. K. Pancholy and T.W. J. Okiki's "C-MOS / SOS Gate Protection Network", p. H. Cohen and G.W. K. C. Aswell, "Improved Input Protection Circuit for C-MOS / SOS Array", p. T. Ah1port, J.A. R. Cricchi, and D.C. A. Barth, "C-MOS / SOSLSI Input / Output Protection Network," and W.E./ESD Symposium Proceedings, 1986, p. Palumbo and M.P. P. Dugan, "Design and Characterization of Input Protection Networks for CMOS / SOS Applications." A typical example of such an input protection network is a gated diode or pin diode, which exhibits a forward threshold of about 0.7 volts and a reverse breakdown voltage of about 14 volts. is there. Thus, the required input gate voltage clamping to less than 17 volts is achieved. More importantly, the energy generated across such a protection diode can be substantial when operating at a breakdown voltage of about 14 volts. The heat generated by such diodes must be dissipated by a thin semiconductor layer, which, if the energy is excessive, poses a risk of damage to the integrated circuit chip.
【０００６】 以上のことから、容易に製作できかつ、チップ上の他のトランジスタと両立で き、同様にそこを横切る一層低い電圧降下を提供して、それによりＳＯＩ構造の 薄い半導体層の熱エネルギー散逸要求を減少させる改良した静電放電保護回路の 必要性が存在することがわかる。現在のシリコン工程技術及び装置に従って製作 することができる静電放電保護回路の必要が関連して存在する。[0006] From the above, it can be easily fabricated and compatible with other transistors on the chip, as well as providing a lower voltage drop across it, thereby reducing the thermal energy of the thin semiconductor layer of the SOI structure. It can be seen that there is a need for an improved electrostatic discharge protection circuit that reduces dissipation requirements. There is a related need for an electrostatic discharge protection circuit that can be fabricated according to current silicon processing techniques and equipment.
【０００７】[0007]
【問題点を解決するための手段】 本考案に従い、従来の保護回路の欠点及び不利を減少或いは実質的に除去する 改良した静電放電保護回路を開示する。本考案に従って、従来のＮ−チャネルＥ ＳＤトランジスタを製作するが、これはチップの他のトランジスタからアイラン ドとして電気的に分離されている導電チャネル・バルク領域を有するものである 。ＥＳＤトランジスタは共通ゲート−ドレイン或いはゲート−ソース配列のどち らかで形成し、それぞれはチップの入力或いは出力パッド、及び接地或いは電源 電圧ボンディング・パッドの間に接続されている。この様なトランジスタは、ゲ ート制御ダイオードの初期の降伏電圧よりも小さい初期の降伏電圧、及びＥＳＤ トランジスタの電力散逸を相当減らす保持電圧を示す。ＥＳＤトランジスタは約 １２ボルトで最初に降伏し、約７−８ボルトの保持電圧まで急速に回復する。降 伏及び保持電圧は、ＥＳＤ保護トランジスタの適切なチャネルの長さを単に選択 するだけで容易に変更することができる。チャネルの長さが長ければ長いほど、 それぞれのブレーク点が一層高くなり、逆もまた同じである。SUMMARY OF THE INVENTION In accordance with the present invention, there is disclosed an improved electrostatic discharge protection circuit that reduces or substantially eliminates the disadvantages and disadvantages of conventional protection circuits. In accordance with the present invention, a conventional N-channel ESD transistor is fabricated having a conductive channel bulk region that is electrically isolated as an island from the other transistors on the chip. The ESD transistors are formed in either a common gate-drain or gate-source arrangement, each connected between an input or output pad of the chip and a ground or power supply voltage bonding pad. Such transistors exhibit an initial breakdown voltage that is less than the initial breakdown voltage of the gate control diode, and a holding voltage that significantly reduces the power dissipation of the ESD transistor. The ESD transistor initially breaks down at about 12 volts and recovers quickly to a holding voltage of about 7-8 volts. The breakdown and holding voltages can be easily changed by simply selecting the appropriate channel length of the ESD protection transistor. The longer the channel length, the higher each breakpoint is, and vice versa.
【０００８】 本考案のＥＳＤトランジスタは同様の構造のものなので、チップの他のトラン ジスタと同一の方法でマスクし、パターン形成することができる。マスク・セッ トの製作、マスキング、及び開発は、従って簡単にされている。７−８ボルトの 低い保持電圧により、絶縁体の上にある薄い半導体層内で散逸しなければならな いエネルギーは実質的に減る。Since the ESD transistor of the present invention has a similar structure, it can be masked and patterned in the same manner as the other transistors on the chip. The fabrication, masking, and development of the mask set has therefore been simplified. With a low holding voltage of 7-8 volts, the energy that must be dissipated in the thin semiconductor layer above the insulator is substantially reduced.
【０００９】 更に他の特徴及び利点は、添付の図面を参照する本考案の好ましい実施例の次 のより詳細な説明から明らかになるであろう。なお同図において類似参照符号は 図面中通して同一部分、領域或いは機能を示す。Further features and advantages will become apparent from the following more detailed description of the preferred embodiment of the invention, which refers to the accompanying drawings. In the figure, similar reference numerals denote the same parts, regions or functions throughout the drawings.
【００１０】 実施例 図１により、セミコンダクタ−オン−インシュレータ・チップの部分１０、及 びそこから製作したＥＳＤ保護トランジスタ１４を有する別の部分１２を説明す る。本考案の好ましい実施例に従い、部分１０には、上にあるトランジスタ回路 用の物理的な指示を提供するシリコン基板１６が含まれる。図示しないがスケー ルに従い、シリコン基板１６は、絶縁層１８或いはその上に形成した薄い半導体 層２０のどちらかの厚さよりも実質的に厚い。Embodiment FIG. 1 illustrates a portion 10 of a semiconductor-on-insulator chip and another portion 12 having an ESD protection transistor 14 made therefrom. In accordance with a preferred embodiment of the present invention, portion 10 includes a silicon substrate 16 that provides physical instructions for the overlying transistor circuit. Although not shown, according to the scale, the silicon substrate 16 is substantially thicker than either the insulating layer 18 or the thin semiconductor layer 20 formed thereon.
【００１１】 絶縁体１８は重い量の酸素原子をシリコン基板１６の表面よりも下に注入する ことによって形成した二酸化シリコン（ＳＩＯ2 ）を含む。結果として、薄い表 面（図示せず）には酸素原子がない。それからシリコン基板１６をアニーリング 雰囲気にさらし、そこにおいて酸素原子の副層を約２分の１ミクロンの厚さの絶 縁酸化シリコン層に変える。絶縁層１８の上にあるシリコン基板材料の薄い層の 欠点はアニーリング後に消滅し、単結晶シリコン材料の薄いエピタキシャル層２ ０をその上に成長或いは被着するための適切なべースを提供する。このエピタキ シャル層２０は約０．３−１．０ミクロンの厚さに被着し、チップのトランジス タ回路及び装置が中に形成される半導体材料を定める。The insulator 18 includes silicon dioxide (SIO 2 ) formed by implanting a heavy amount of oxygen atoms below the surface of the silicon substrate 16. As a result, there are no oxygen atoms on the thin surface (not shown). The silicon substrate 16 is then exposed to an annealing atmosphere, where the sub-layer of oxygen atoms is converted to an approximately 1/2 micron thick isolated silicon oxide layer. The disadvantages of the thin layer of silicon substrate material overlying the insulating layer 18 disappear after annealing and provide a suitable base for growing or depositing a thin epitaxial layer 20 of single crystal silicon material thereon. This epitaxial layer 20 is deposited to a thickness of about 0.3-1.0 microns and defines the semiconductor material in which the transistor circuits and devices of the chip are formed.
【００１２】 上述のように、絶縁層１８は回路半導体層２０を基板１６から電気的に分離し 、それによりその間の容量結合を減少させる。結果として、半導体層２０内に形 成した装置の回路速度が増加する。同様に上述したように、絶縁層１８は乏しい 熱特性を示すので、薄い半導体層２０内に発生したいかなる熱も基板材料１６の バルクと結合しない。従って、半導体層２０の装置内で発生した熱エネルギーは その層で散逸しなければならない。第１図に示したセミコンダクタ−オン−イン シュレータ１０を本考案の好ましい実施例と関連して説明するが、多くの他の技 術及びＳＯＩ構造を本考案に用いることができるということを理解されたい。As described above, the insulating layer 18 electrically isolates the circuit semiconductor layer 20 from the substrate 16, thereby reducing capacitive coupling therebetween. As a result, the circuit speed of the device formed in the semiconductor layer 20 increases. Also, as described above, the insulating layer 18 exhibits poor thermal characteristics, so that any heat generated within the thin semiconductor layer 20 does not couple with the bulk of the substrate material 16. Therefore, the heat energy generated in the device of the semiconductor layer 20 must be dissipated in that layer. Although the semiconductor-on-insulator 10 shown in FIG. 1 is described in connection with a preferred embodiment of the present invention, it is understood that many other techniques and SOI structures can be used in the present invention. I want to.
【００１３】 ＳＯＩ構造の部分１２により本考案のＥＳＤトランジスタを説明する。ＥＳＤ トランジスタ１４には、重くＮ＋にドーピングした半導体ソース領域２２、重く Ｎ＋にドーピングした半導体ドレイン領域２４、及び軽くドーピングしたＰ形半 導体導電チャネル２６とが含まれる。半導体領域２２−２６は、ＳＯＩ構造の部 分１０に示したように、薄い半導体層２０の適切なマスキング、パターン形成、 及びドーピングによって従来の方法で製作する。ＥＳＤトランジスタは酸化シリ コンの約２００オングストロームの熱成長によって形成した薄いゲート絶縁体２ ８を含む。ドープド・ポリシリコン層３０はＥＳＤトランジスタ１４のゲート・ コンダクタとして役立つ。The ESD transistor of the present invention will be described with reference to the SOI structure portion 12. The ESD transistor 14 includes a heavily N + doped semiconductor source region 22, a heavily N + doped semiconductor drain region 24, and a lightly doped P-type semiconductor conductive channel 26. Semiconductor regions 22-26 are fabricated in a conventional manner by appropriate masking, patterning, and doping of thin semiconductor layer 20, as shown in section 10 of the SOI structure. The ESD transistor includes a thin gate insulator 28 formed by thermal growth of about 200 Å of silicon oxide. The doped polysilicon layer 30 serves as the gate conductor of the ESD transistor 14.
【００１４】 トランジスタ１４の製作において、薄い半導体層２０をパターン形成して、チ ップ上の他のトランジスタ或いは装置から分離したメサ或いはアイランドを形成 する。重大なことには、トランジスタ１４の導電チャネル領域のバルク材料２６ をチップの残りの半導体材料２０から電気的に分離する。導電チャネルのバルク 材料２６の電気的分離により、最小電力発生で装置自体内に静電電圧を放電する のに特に良く適合される独自の特性をＥＳＤトランジスタ１４に提供する。図示 していないが、半導体ソース領域２２及び半導体ドレイン領域２４に他のチップ 回路素子との接続用の電気的コンタクトを提供する。同様に、ゲート・コンダク タ３０に半導体ソース領域２２との接続用のコンタクトを提供して、入力或いは 出力パッド及び電力或いは接地母線の間で接続可能な２端子装置を定める。In fabricating transistor 14, thin semiconductor layer 20 is patterned to form mesas or islands that are separate from other transistors or devices on the chip. Significantly, the bulk material 26 in the conductive channel region of transistor 14 is electrically isolated from the remaining semiconductor material 20 of the chip. The electrical isolation of the bulk material 26 of the conductive channel provides the ESD transistor 14 with unique properties that are particularly well adapted to discharge electrostatic voltages within the device itself with minimal power generation. Although not shown, the semiconductor source region 22 and the semiconductor drain region 24 are provided with electrical contacts for connection with other chip circuit elements. Similarly, the gate conductor 30 is provided with contacts for connection to the semiconductor source region 22 to define a two terminal device connectable between an input or output pad and a power or ground bus.
【００１５】 図２により本考案のＥＳＤトランジスタの降伏電圧特性を図表の形で示す。特 性曲線はＥＳＤトランジスタ１４の降伏電圧を示し、ゲート・コンダクタ３０は 半導体ソース領域に接続されている。この様な配列において、半導体ソース領域 ２２はチップ接地母線に接続されており、一方半導体ドレイン領域２４は、静電 放電電圧による損傷から保護されることが望まれるコンダクタ或いはボンディン グ・パッドに接続さている。同様に、２端子装置は入力或いは出力ボンディング ・パッドと電源母線との間に接続して、追加のＥＳＤ保護をチップ回路に提供す ることができる。FIG. 2 is a graph showing the breakdown voltage characteristics of the ESD transistor of the present invention. The characteristic curve shows the breakdown voltage of the ESD transistor 14, and the gate conductor 30 is connected to the semiconductor source region. In such an arrangement, the semiconductor source region 22 is connected to a chip ground bus, while the semiconductor drain region 24 is connected to a conductor or bonding pad that is desired to be protected from damage by electrostatic discharge voltages. I have. Similarly, a two-terminal device can be connected between the input or output bond pads and the power bus to provide additional ESD protection to the chip circuit.
【００１６】 曲線３２はＥＳＤトランジスタ１４の降伏電圧特性を示し、一方曲線３４はＥ ＳＤ保護に典型的に用いるゲート制御トランジスタの電気的な特性を説明する例 のために示してある。また、曲線３４は薄い半導体層２０内に形成した従来のＮ −チャネルＦＥＴトランジスタの降伏特性と実質的に同様であるが、バルク導電 チャネル材料は、この様なトランジスタと共通な様に、共通バイアス電圧に接統 されている。Curve 32 illustrates the breakdown voltage characteristics of ESD transistor 14, while curve 34 is provided for an example illustrating the electrical characteristics of a gate control transistor typically used for ESD protection. Also, while curve 34 is substantially similar to the breakdown characteristics of a conventional N-channel FET transistor formed in thin semiconductor layer 20, the bulk conductive channel material has a common bias as in such a transistor. Connected to voltage.
【００１７】 上述したように接続してＥＳＤトランジスタ１４として機能する場合、曲線３ ２のブレーク点３６によって示されるように、トランジスタを横切る電圧は約１ ２ボルトの逆方向降伏電圧に達するまで増加する。この点で、ＥＳＤトランジス タ１４を横切る電圧は、約７ボルトで示した一層低い保持電圧まで急速に回復す る。それからＥＳＤトランジスタ１４は、基準特性３８によって示されるように 、その２端子を横切る比較的一定の保持電圧を維持する。２端子ＥＳＤトランジ スタ１４の抵抗により、そこを通る増大な電流と共に、電圧が一般に直線的に増 加する。順方向にバイアスすると、ＥＳＤトランジスタは約１．０ボルトのしき い値電圧（Ｖｔ）で導電する。これは波形参照番号３９で示す。一般に、ＥＳＤ トランジスタ１４は１．５アンペアより上に達することができ、それにより大き な静電電圧を放電する能力を提供することができる。When connected as described above and acting as an ESD transistor 14, the voltage across the transistor increases until a reverse breakdown voltage of approximately 12 volts is reached, as indicated by the break point 36 of curve 32. . At this point, the voltage across the ESD transistor 14 quickly recovers to a lower holding voltage, shown at about 7 volts. The ESD transistor 14 then maintains a relatively constant holding voltage across its two terminals, as indicated by reference characteristic 38. The resistance of the two-terminal ESD transistor 14 causes the voltage to increase, generally linearly, with the increasing current therethrough. When forward biased, the ESD transistor conducts at a threshold voltage (Vt) of about 1.0 volt. This is indicated by waveform reference number 39. Generally, the ESD transistor 14 can reach above 1.5 amps, thereby providing the ability to discharge large electrostatic voltages.
【００１８】 重要なことには、大きな静電電流を運ぶ時、ＥＳＤトランジスタ１４を横切る 電圧は７−８ボルト或いはその幾らか上であり、この電圧はこれまで使用した静 電保護装置の１２−１４ボルトよりも相当小さい。結果として、ＥＳＤトランジ スタ１４を横切る一層小さい電圧により、一層小さい電力が起き、ゆえに、相対 的に一層低い量の熱が発生する。これは、大量の熱を散逸するのにはよく適合し ない薄い半導体層を有するＳＯＩ構造において特に重要である。熱として散逸さ れるよりもむしろ、静電気エネルギーはより大きな電流としてＥＳＤトランジス タ１４を通して移動され、入力ピン及び接地或いは電源母線の間の人聞すなわち 取扱い者に運び返される。Importantly, when carrying large electrostatic currents, the voltage across the ESD transistor 14 is at or above 7-8 volts, which is 12-volts of the previously used electrostatic protection device. Considerably smaller than 14 volts. As a result, a smaller voltage across the ESD transistor 14 produces less power, and therefore, generates a relatively lower amount of heat. This is especially important in SOI structures with thin semiconductor layers that are not well suited to dissipate large amounts of heat. Rather than being dissipated as heat, the electrostatic energy is transferred as a larger current through the ESD transistor 14 and carried back to the person or handler between the input pins and ground or the power bus.
【００１９】 図２に示すような本考案のＥＳＤトランジスタ１４の特性３２は、トランジス タ半導体領域の浮動体（フローティング・ボディ）すなわち導電チャネル２６に 帰することができる。導電チャネル２６のボディがプリセット電圧までバイアス されない場合、作動中にそこに発生する電荷は浮動体２６の電圧を上げる。約０ ．７ボルト以上の増大した電圧により、ＥＳＤトランジスタ１４はゲート・コン ダクタ３０に加えられた電位に関係なく導電を開始するが、このコンダクタは典 型的にはトランジスタの導電を制御するものである。非常に小さなトランジスタ を製作する能力により、チャネル領域のボディ２６を小さくすることができ、ゆ えに導電を制御するのに必要な電荷の量を相応じて小さくすることができる。浮 動体ＦＥＴトランジスタは従来の回路に以前用いられてきたが、ＥＳＤ保護のた めに有利に用いられてはいなかったということに注意されたい。The characteristics 32 of the ESD transistor 14 of the present invention, as shown in FIG. 2, can be attributed to the floating body or conductive channel 26 of the transistor semiconductor region. If the body of conductive channel 26 is not biased to a preset voltage, the charge generated there during operation will raise the voltage of floating body 26. About 0. With an increased voltage of 7 volts or more, the ESD transistor 14 begins to conduct regardless of the potential applied to the gate conductor 30, which typically controls the conduction of the transistor. The ability to fabricate very small transistors allows the body 26 of the channel region to be small, and accordingly the amount of charge required to control conduction can be correspondingly small. Note that floating FET transistors have been used previously in conventional circuits, but have not been used to advantage for ESD protection.
【００２０】 曲線３４は、ＥＳＤ保護のためにＳＩＯ構造に以前使用したゲート制御ダイオ ードの特性曲像を示す。既に示したように、特性曲線３４には約１４ボルトのと ころで単一のブレーク点４０がある。いったんゲート制御ダイオードが降伏領域 に入ると、約１４ボルト或いはそれより僅かに大きな電圧が装置を横切って生じ 、この電圧により相対的に一層大きな電力降下が装置内に生じることになる。[0020] Curve 34 shows the characteristic curve of the gate control diode previously used in the SIO structure for ESD protection. As indicated, the characteristic curve 34 has a single break point 40 at about 14 volts. Once the gated diode enters the breakdown region, a voltage of about 14 volts or slightly more is created across the device, which causes a relatively larger power drop in the device.
【００２１】 図３は本考案の好ましい実施例に従って構成した静電保護回路を描く。この回 路は、チッアの人力ポンディング・パッド４４に接続された従来の回路４２を有 するチップ内に集積して示してある。図示したチップは、直流電圧をチップの回 路に運ぶ電源電圧コンダクタ４８に接続された電源電圧ボンディング・パッド４ ６を有するように示されている。同様に、接地ボンディング・パッド５０は接地 母線５２に接続されて接地電位を様々なチップ回路に提供する。ボンディング・ パッド４６及び５０は電源電圧電位及び接地電位に使用するように示されている が、本考案のＥＳＤ保護回路はチップに接続されている多数の異なる電源電圧或 いは信号電圧と同様の効果を有して機能することができる。FIG. 3 depicts an electrostatic protection circuit constructed in accordance with a preferred embodiment of the present invention. This circuit is shown integrated in a chip having a conventional circuit 42 connected to the manual input pad 44 of the chip. The chip shown is shown having a power supply voltage bonding pad 46 connected to a power supply voltage conductor 48 that carries the DC voltage to the circuit of the chip. Similarly, ground bonding pad 50 is connected to ground bus 52 to provide ground potential to various chip circuits. Although the bonding pads 46 and 50 are shown as being used for power supply voltage and ground potentials, the ESD protection circuit of the present invention is similar to the many different power supply or signal voltages connected to the chip. It can work with effects.
【００２２】 一次保護装置は一対の浮動体ＦＥＴトランジスタ５４及び５６を含む。ＥＳＤ トランジスタ５４のドレインは電源電圧母線４８に接続されており、ソース及び ゲート端子は互いに短絡し合っており、チップの入力パッド４４に接続されてい る。同様に、浮動体ＥＳＤトランジスタ５６のドレインは入力パッド４４に接続 されており、一方ゲート及びソース端子は互いに短絡し合っており、接地母線５ ２に接続されている。図３に示したように接続したＥＳＤトランジスタ５４及び ５６により、適切な静電放電保護をチップの回路４２に提供する。例えば、正の 静電電圧が入力パッド４４に加えられた場合、そして導電経路が接地パッド５０ を介して設けられた場合、その時は保護トランジスタ５６が逆バイアスされる。 静電電圧が約１２ボルト以上に上がると、ＥＳＤトランジスタ５６は衝撃イオン 化を経験して降伏し、それによって入力パッド４４から接地パッド５０へとそこ を通して電流を導電させることになる。静電電圧が増加すると、保持電圧が約７ −８ボルトで設定され、それにより入力パッド４４の電圧がそれよりも十分下の 値までクランプされ、さもなければチップ回路４２を破壊してしまう。The primary protection device includes a pair of floating FET transistors 54 and 56. The drain of the ESD transistor 54 is connected to the power supply bus 48, the source and gate terminals are short-circuited to each other, and connected to the input pad 44 of the chip. Similarly, the drain of floating ESD transistor 56 is connected to input pad 44, while the gate and source terminals are shorted together and connected to ground bus 52. The ESD transistors 54 and 56 connected as shown in FIG. 3 provide proper electrostatic discharge protection to the circuit 42 of the chip. For example, if a positive electrostatic voltage is applied to input pad 44, and if a conductive path is provided through ground pad 50, then protection transistor 56 is reverse biased. As the electrostatic voltage rises above about 12 volts, ESD transistor 56 experiences impact ionization and breaks down, thereby conducting current from input pad 44 to ground pad 50 therethrough. As the electrostatic voltage increases, the hold voltage is set at about 7-8 volts, thereby clamping the voltage at input pad 44 to a value well below that, otherwise destroying chip circuit 42.
【００２３】 ＥＳＤトランジスタ５６の低保持電圧のため、装置は、現在のＳＯＩチップの 特徴である薄い半導体層に良く適している低い熱エネルギー散逸を経験する。静 電導電経路が入力パッド４４及び接地パッド５０の間に設けられた場合、そして 入力パッド４４に印加された電圧が負であった場合、保護トランジスタ５６は、 そこを横切る順方向電圧が装置のしきい値電圧（Ｖｔ）に達したときに導電する 。典型的には、この様なトランジスタのしきい値は１ボルト付近にあり、ゆえに トランジスタ５６はチップ回路４２を静電電圧から保護するが、一方電力は保護 装置５６自体内にほとんど生じない。[0023] Because of the low holding voltage of the ESD transistor 56, the device experiences low thermal energy dissipation that is well suited for thin semiconductor layers characteristic of current SOI chips. If a static conductive path is provided between the input pad 44 and the ground pad 50, and if the voltage applied to the input pad 44 is negative, the protection transistor 56 will cause a forward voltage across it to It conducts when it reaches the threshold voltage (Vt). Typically, the threshold value of such transistors is near 1 volt, so transistor 56 protects chip circuit 42 from electrostatic voltages, while little power is generated within protection device 56 itself.
【００２４】 以上のＥＳＤトランジスタ動作は、静電電圧経路が入力パッド４４と電源電圧 パッド４６の間に設けられたときに、保護トランジスタ５４と同じ方法で生じる 。それゆえ、本考案のＥＳＤ回路の特性は容易に変更して、様々な必要な制約を 適応させることができるということは同様に高く評価するべきである。例えば、 ＥＳＤトランジスタ５４或いは５６のどちらかの電流能力を増加する要望がある 場合、この装置のチャネル幅を単に減少することができる。約５００ミクロンの チャネル幅の場合、ＥＳＤ保護トランジスタ５４及び５６はその装置或いは回路 ４２に損傷を与えずに約１．５アンペアをそれぞれ運ぶことができる。同様に、 降伏の急な屈曲部（ブレークダウン・ニー）３６及び保持電圧３８はＥＳＤトラ ンジスタ５４及び５６の導電チャネルの長さを変えることにより変更することが できる。約１２ボルトの降伏電圧及び約７−８ボルトの保持電圧の場合、約３． ６ミクロンのチャネルの長さが適切である。The above-described ESD transistor operation occurs in the same manner as the protection transistor 54 when an electrostatic voltage path is provided between the input pad 44 and the power supply voltage pad 46. Therefore, it should be similarly appreciated that the characteristics of the ESD circuit of the present invention can be easily changed to adapt various necessary constraints. For example, if there is a desire to increase the current capability of either the ESD transistors 54 or 56, the channel width of the device can simply be reduced. For a channel width of about 500 microns, the ESD protection transistors 54 and 56 can each carry about 1.5 amps without damaging the device or circuit 42. Similarly, the breakdown knee 36 and the holding voltage 38 can be changed by changing the length of the conductive channels of the ESD transistors 54 and 56. For a breakdown voltage of about 12 volts and a holding voltage of about 7-8 volts, about 3. A channel length of 6 microns is suitable.
【００２５】 本考案の好ましい実施例では、ＥＳＤ保護トランジスタ５４及び５６のチャネ ルの幅及び長さは実質的に等しいが、その様な相称は必要ではない。静電気が、 正のＥＳＤ電圧の大きさが負の電圧よりも高いということを示す場合、トランジ スタ５４或いは５６の一方のものが一層大きなチャネルを有するようにして、相 対的に一層大きな電流を適応させることができる。それからもう一方のトランジ スタは小さいチャネル幅を有することができ、それによりウェハ面積を節約する ことができる。In the preferred embodiment of the present invention, the width and length of the channels of the ESD protection transistors 54 and 56 are substantially equal, but such symmetry is not required. If the static electricity indicates that the magnitude of the positive ESD voltage is higher than the negative voltage, then one of the transistors 54 or 56 will have a larger channel, thus allowing a larger current to flow. Can be adapted. Then the other transistor can have a small channel width, thereby saving wafer area.
【００２６】 本考案の更なる向上及び改良は、従来のゲート制御ダイオード５８及び６０の 追加によって実現することができる。このダイオード５８及び６０の逆方向降伏 電圧は本考案のＥＳＤ保護トランジスタ５４及び５６のものよりも大きいが、こ のゲート制御ダイオードは、逆バイアスされＥＳＤトランジスタと並列接続され た場合、導電しない。しかし、ゲート制御ダイオード５８及び６０の順方向電圧 はおよそ０．７ボルトであり、ＥＳＤ保護トランジスタ５４及び５６の順方向し きい値電圧よりもいくらか低い。ゆえに、静電導電経路が入力パッド４４と接地 パッド５０との間に設けられ、入力パッド４４の電圧が接地パッド５０に関して 負である場合、ゲート制御ダイオード６０はＥＳＤ保護装置５６より先に導電し て、チップ回路４２を過電圧から保護する。ゲート制御ダイオード６０はＥＳＤ トランジスタ５６よりも低い電圧で順方向に導電するので、装置６０内に起きた 電力、ゆえに半導体層の電力は減少する。ゲート制御ダイオード５８はＥＳＤ保 護装置５４に関連して同様に作動する。Further improvements and improvements of the present invention can be realized by the addition of conventional gated diodes 58 and 60. Although the reverse breakdown voltage of the diodes 58 and 60 is greater than that of the ESD protection transistors 54 and 56 of the present invention, the gated diode does not conduct when reverse biased and connected in parallel with the ESD transistors. However, the forward voltage of gated diodes 58 and 60 is approximately 0.7 volts, which is somewhat lower than the forward threshold voltage of ESD protection transistors 54 and 56. Thus, if an electrostatic conductive path is provided between the input pad 44 and the ground pad 50 and the voltage on the input pad 44 is negative with respect to the ground pad 50, the gate control diode 60 will conduct before the ESD protection device 56. Thus, the chip circuit 42 is protected from overvoltage. Because the gated diode 60 conducts forward at a lower voltage than the ESD transistor 56, the power generated within the device 60 and, thus, the power of the semiconductor layer is reduced. Gate control diode 58 operates similarly in connection with ESD protection device 54.
【００２７】 本考案の更なる向上及び改良は、二次対の浮動体ＥＳＤ保護トランジスタ６２ 及び６４の追加によって達成或いは実現することができる。二次保護トランジス タ６２及び６４の共通接合点は抵抗器６６を通して入力パッド４４に接続されて いる。本発明の好ましい形では、この抵抗器は約１００オームである。この配列 により、そして正の電圧を考慮する場合、ノード７０の電圧は常にノード７２の 電圧よりも大きくなる。一方の一次ＥＳＤ保護トランジスタ５４或いは５６は、 従って、二次ＥＳＤ保護トランジスタ６２或いは６４より先に導電を開始する。 しかし、二次保護トランジスタ６２及び６４が導電すると、この装置は一次保護 トランジスタ５４及び５６と同様に同一機能を実行する。Further improvements and improvements of the present invention can be achieved or realized by the addition of a second pair of floating ESD protection transistors 62 and 64. The common junction of secondary protection transistors 62 and 64 is connected through resistor 66 to input pad 44. In a preferred form of the invention, this resistor is about 100 ohms. With this arrangement, and when considering positive voltages, the voltage at node 70 is always greater than the voltage at node 72. One primary ESD protection transistor 54 or 56 therefore starts conducting prior to the secondary ESD protection transistor 62 or 64. However, when the secondary protection transistors 62 and 64 conduct, the device performs the same function as the primary protection transistors 54 and 56.
【００２８】 以上に図２のグラフと関連して示したように、本考案のＥＳＤ保護トランジス タが導電を開始し、基準特性３８によって示すような低保持電圧を示す場合、こ の保持電圧は静電電流の増加に伴なって増加する。従って、入力パッド４４に印 加された静電電圧が長く持続し、かつ相当な大きさを有する場合、一方の一次保 護トランジスタ５４或いは５６は、それを横切る電圧が必要な１２ボルトの降伏 電圧を越えるため、ターン・オフすることが可能になる。これが生じると、抵抗 器６６のため一層大きな電圧ではあったが、二次保護トランジスタ６２及び６４ は活性化され、チップ回路４２を静電気破壊から保護し続ける。抵抗器６６は、 ＭＯＳ或いはＣＭＯＳ回路の信号レベルが非常に低いと、チップ回路４２の通常 の動作の邪魔を実質的にしない。従って、信号電流による抵抗器６６を横切る電 圧降下は実質のないものである。As shown above in connection with the graph of FIG. 2, when the ESD protection transistor of the present invention starts conducting and exhibits a low holding voltage as indicated by reference characteristic 38, the holding voltage is It increases as the electrostatic current increases. Thus, if the electrostatic voltage applied to the input pad 44 is long lasting and of significant magnitude, one of the primary protection transistors 54 or 56 will have a breakdown voltage of 12 volts across which the required voltage is required. To turn off. When this occurs, secondary protection transistors 62 and 64 are activated, albeit at a higher voltage due to resistor 66, and continue to protect chip circuit 42 from electrostatic damage. Resistor 66 substantially does not interfere with normal operation of chip circuit 42 if the signal level of the MOS or CMOS circuit is very low. Thus, there is no substantial voltage drop across resistor 66 due to the signal current.
【００２９】 ＥＳＤ保護トランジスタの構成、接続、及び動作、そしてＥＳＤ保護回路のゲ ート制御ダイオードのため、チップ回路４２の通常の動作は阻害されない。ゆえ に、電源範囲内にある通常動作の信号電圧により、ＥＳＤ保護回路の構成はトリ ガーされず、そのためチップのデジタル或いはアナログの動作を妨げない。The normal operation of the chip circuit 42 is not hindered by the configuration, connection and operation of the ESD protection transistor and the gate control diode of the ESD protection circuit. Therefore, the signal voltage of the normal operation within the power supply range does not trigger the configuration of the ESD protection circuit, and thus does not hinder the digital or analog operation of the chip.
【００３０】 以上のことから、改良した静電放電保護装置を開示したが、これは現在のセミ コンダクタ−オン−インシュレータ型の回路で容易に実行されるという技術利点 を有するものである。本考案の重要な一技術利点は、ＥＳＤ装置がチップの他の トランジスタの構成と実質的に同じであり、従って、この回路は容易に製作でき るということである。本発明の追加の技術利点は、ＥＳＤ保護装置の降伏電圧及 び保持電圧のパラメータを、保護装置の望ましいチャネルの長さを選択すること により、容易に定めることができるということである。本発明の更に他の技術利 点は、保護装置の電流能力をこの装置のチャネル幅に従って選択することができ るということである。From the foregoing, an improved electrostatic discharge protection device has been disclosed, which has the technical advantage of being easily implemented in current semiconductor-on-insulator type circuits. One important technical advantage of the present invention is that the ESD device is substantially identical to the configuration of the other transistors on the chip, and thus the circuit is easy to fabricate. An additional technical advantage of the present invention is that the breakdown voltage and holding voltage parameters of the ESD protection device can be easily determined by selecting the desired channel length of the protection device. Yet another technical advantage of the present invention is that the current capability of the protection device can be selected according to the channel width of the device.
【００３１】 以上に本考案の好ましい実施例を詳細に述べたが、添付の特許請求の範囲の項 によって定められるような本発明の精神及び範囲から離れることなく種々の変化 、置き換え、及び変更をこれになすことができるということを理解されたい。While the preferred embodiment of the invention has been described in detail, various changes, substitutions, and alterations may be made without departing from the spirit and scope of the invention as defined by the appended claims. It should be understood that this can be done.
【００３２】 以上の説明に関連して、更に下記の項を開示する。 （１）セミコンダクタ−オン−インシュレータ回路用ＥＳＤ保護装置であって、 中にトランジスタを形成するのに適合する半導体材料を含むセミコンダクタ− オン−インシュレータ構造と、 前記トランジスタ回路に関して信号を伝えるコンダクタと、 ＥＳＤ電流を伝える前記コンダクタに接続された電界効果トランジスタであっ て、前記トランジスタが半導体ドレインと半導体ソースとの間に導電チャネルを 定める半導体ボディを有し、前記半導体ボディがセミコンダクタ−オン−インシ ュレータ構造から形成される電界効果トランジスタとを含むＥＳＤ保護装置。In connection with the above description, the following items are further disclosed. (1) An ESD protection device for a semiconductor-on-insulator circuit, comprising: a semiconductor-on-insulator structure including a semiconductor material suitable for forming a transistor therein; a conductor for transmitting a signal with respect to the transistor circuit; A field effect transistor connected to the conductor for conducting a current, the transistor having a semiconductor body defining a conductive channel between a semiconductor drain and a semiconductor source, wherein the semiconductor body comprises a semiconductor-on-insulator structure. An ESD protection device including a field effect transistor formed.
【００３３】 （２）第（１）項に記載したＥＳＤ保護装置において、前記トランジスタの前記 ソース或いはドレインの一方が前記トランジスタのゲート・コンダクタと共通に 接続されて、２端子装置を定めるＥＳＤ保護装置。 （３）第（２）項に記載したＥＳＤ保護装置において、前記トランジスタが逆方 向ブレークダウン点と、前記ブレーク点より低い保持電圧とを有する降伏電圧特 性を発揮するＥＳＤ保護装置。(2) The ESD protection device according to (1), wherein one of the source and the drain of the transistor is commonly connected to a gate conductor of the transistor to define a two-terminal device. . (3) The ESD protection device according to (2), wherein the transistor exhibits a breakdown voltage characteristic having a reverse breakdown point and a holding voltage lower than the break point.
【００３４】 （４）第（３）項に記載したＥＳＤ保護装置において、前記トランジスタが前記 ソース及びドレイン間の導電チャネルの長さの関数である降伏電圧特性を有する ＥＳＤ保護装置。 （５）第（３）項に記載したＥＳＤ保護装置において、前記ブレークダウン点が 約１２ボルトであって、前記保持電圧が約７ボルトよりも大きいＥＳＤ保護装置 。(4) The ESD protection device according to item (3), wherein the transistor has a breakdown voltage characteristic that is a function of a length of a conductive channel between the source and the drain. (5) The ESD protection device as described in (3), wherein the breakdown point is about 12 volts and the holding voltage is greater than about 7 volts.
【００３５】 （６）第（１）項に記載したＥＳＤ保護装置において、前記トランジスタがＮ− チャネル電界効果トランジスタを含むＥＳＤ保護装置。 （７）第（１）項に記載したＥＳＤ保護装置であって更に、それぞれが前記コン ダクタに接続された一対の前記トランジスタを含み、更に、一方の前記トランジ スタに接続された電源電圧コンダクタと、もう一方の前記トランジスタに接続さ れた接地コンダクタとを含むＥＳＤ保護装置。(6) The ESD protection device according to item (1), wherein the transistor includes an N-channel field effect transistor. (7) The ESD protection device according to (1), further including a pair of transistors each connected to the conductor, further comprising a power supply voltage conductor connected to one of the transistors. And a ground conductor connected to the other transistor.
【００３６】 （８）第（７）項に記載したＥＳＤ保護装置であって更に、一対のゲート制御ダ イオード装置を含み、それによって形成されたＥＳＤ保護回路に低順方向電圧特 性を提供するＥＳＤ保護装置。 （９）第（８）項に記載したＥＳＤ保護装置において、前記対のトランジスタが 一次保護回路を定め、更に、前記一次保護回路に並列接続された前記トランジス タの第二の対と、前記一次保護回路を前記第二の対のトランジスタに接続する抵 抗器とを含むＥＳＤ保護装置。(8) The ESD protection device as described in (7), further including a pair of gate control diode devices, thereby providing a low forward voltage characteristic to the ESD protection circuit formed thereby. ESD protection device. (9) In the ESD protection device described in (8), the pair of transistors defines a primary protection circuit, and further includes a second pair of the transistors connected in parallel to the primary protection circuit, and a primary protection circuit. A resistor connecting a protection circuit to the second pair of transistors.
【００３７】 （１０）セミコンダクタ−オン−インシュレータ回路にＥＳＤ保護を提供するト ランジスタであって、 半導体ソース領域と半導体ドレイン領域との間に導電チャネルを定める半導体 ボディを有する電界効果トランジスタであって、前記半導体ボディがセミコンダ クタ−オン−インシュレータ回路の他のトランジスタ半導体ボディから電気的に 分離されている電界効果トランジスタと、 前記ソース或いはドレイン領域の一方を前記電界効果トランジスタのゲート・ コンダクタに接続し合わせる手段と、 逆方向降伏電圧と前記逆方向降伏電圧よりも実質的に低い保持電圧とを有する 電気的特性を発揮し、それにより前記電界効果トランジスタの消費電力を最小に する前記トランジスタとを含むトランジスタ。(10) A transistor for providing ESD protection to a semiconductor-on-insulator circuit, the field-effect transistor having a semiconductor body defining a conductive channel between a semiconductor source region and a semiconductor drain region, A field effect transistor having the semiconductor body electrically isolated from another transistor semiconductor body of the semiconductor-on-insulator circuit; and connecting one of the source or drain region to a gate conductor of the field effect transistor. And a transistor that exhibits electrical characteristics having a reverse breakdown voltage and a holding voltage substantially lower than the reverse breakdown voltage, thereby minimizing power consumption of the field effect transistor. .
【００３８】 （１１）第（１０）項に記載したトランジスタにおいて、前記電界効果トランジ スタがＮ−チャネル・トランジスタを含むトランジスタ。 （１２）第（１０）項に記載したトランジスタにおいて、前記トランジスタが約 １４ボルトよりも小さい逆方向降伏電圧を有するトランジスタ。 （１３）第（１０）項に記載したトランジスタであって更に、前記トランジスタ に並列接続されたゲート制御ダイオードを組合わせて含み、そこにおいて、前記 トランジスタが前記ゲート制御ダイオードの逆方向降伏電圧よりも低い逆方向降 伏電圧を有するトランジスタ。(11) The transistor according to item (10), wherein the field-effect transistor includes an N-channel transistor. (12) The transistor of paragraph (10), wherein the transistor has a reverse breakdown voltage of less than about 14 volts. (13) The transistor described in (10), further comprising a combination of a gated diode connected in parallel with the transistor, wherein the transistor has a lower breakdown voltage than the reverse breakdown voltage of the gated diode. Transistor with low reverse breakdown voltage.
【００３９】 （１４）第（１１）項に記載したトランジスタにおいて、前記ゲート制御ダイオ ードが前記トランジスタの順方向導電電圧よりも低い順方向導電電圧で特徴付け られるトランジスタ。 （１５）第（１０）項に記載したトランジスタにおいて、前記トランジスタの半 導体ボディが、その中の電荷の蓄積に応答してその特性電圧を変えるのに適合す るトランジスタ。 （１６）第（１３）項に記載したトランジスタにおいて、前記トランジスタが浮 動体装置を含むトランジスタ。(14) The transistor according to item (11), wherein the gate control diode is characterized by a forward conduction voltage lower than the forward conduction voltage of the transistor. (15) The transistor of paragraph (10), wherein the semiconductor body of the transistor is adapted to change its characteristic voltage in response to the accumulation of charge therein. (16) The transistor according to item (13), wherein the transistor includes a floating device.
【００４０】 （１７）静電放電保護回路であって、 電源ボンディング・パッド及び関連する電源母線と、 接地ボンディング・パッド及び関連する接地母線と、 信号ボンディング・パッド及び関達する信号母線と、 前記信号母線と前記電源母線及び前記接地母線のそれぞれとに接続されている 第一及び第二のゲート制御ダイオードと、 前記信号母線と前記電源母線及び前記接地母線のそれぞれとに接続されている 一次保護回路を定める第一及び第二の浮動体トランジスタと、 前記信号母線と前記電源母線及び前記接地母線のそれぞれとに接続されている 二次保護回路を定める第一及び第二の浮動体トランジスタと、 前記一次保護回路を前記二次保護回路に接続する抵抗器とを含む静電放電保護 回路。(17) An electrostatic discharge protection circuit, comprising: a power bonding pad and an associated power bus; a ground bonding pad and an associated ground bus; a signal bonding pad and an associated signal bus; First and second gate control diodes connected to a bus, each of the power supply bus and the ground bus, and a primary protection circuit connected to the signal bus and each of the power supply bus and the ground bus. First and second floating transistors that define secondary protection circuits connected to the signal bus, the power bus, and the ground bus, respectively; and A resistor for connecting a primary protection circuit to the secondary protection circuit.
【００４１】 （１８）第（１７）項に記載した回路において、前記一次及び二次保護回路がＮ −チャネル電界効果トランジスタを含み、それぞれが降伏電圧及びそれよりも低 い保持電圧を有する回路。 （１９）第（１７）項に記載した回路において、前記一次及び二次保護回路がＮ −チャネル電界効果トランジスタを含み、それぞれが２端子装置として配列され ている回路。 （２０）第（１９）項に記載した回路において、前記トランジスタのそれぞれが ソース端子に接続されたゲート端子を有する回路。(18) The circuit according to (17), wherein the primary and secondary protection circuits include N-channel field effect transistors, each having a breakdown voltage and a lower holding voltage. (19) The circuit according to item (17), wherein the primary and secondary protection circuits include N-channel field effect transistors, each of which is arranged as a two-terminal device. (20) The circuit according to (19), wherein each of the transistors has a gate terminal connected to a source terminal.
【００４２】 （２１）セミコンダクタ−オン−インシュレータ構造を製作する方法であって、 絶縁体の上に半導体層を形成する段階と、 前記ＳＯＩ構造の半導体部分を用いて複数のトランジスタを形成する段階であ って、前記複数の各前記トランジスタが共通半導体材料に形成したソース、ドレ イン、及び導電チャネルを有し、各前記トランジスタがゲート・コンダクタを有 する段階と、 ＥＳＤ保護を前記複数のトランジスタに提供するＥＳＤトランジスタであって 、前記ＥＳＤトランジスタが前記複数のトランジスタの前記共通半導体材料から 電気的に分離されている半導体ボディに形成した導電チャネルを有する段階と、 前記ＥＳＤトランジスタが前記複数のトランジスタの特性降伏電圧よりも低い 降伏電圧を有する段階とを含む方法。(21) A method for fabricating a semiconductor-on-insulator structure, comprising: forming a semiconductor layer on an insulator; and forming a plurality of transistors using the semiconductor portion having the SOI structure. Wherein each of the plurality of transistors has a source, a drain, and a conductive channel formed in a common semiconductor material, and wherein each of the transistors has a gate conductor; and providing ESD protection to the plurality of transistors. Providing an ESD transistor, the ESD transistor having a conductive channel formed in a semiconductor body that is electrically isolated from the common semiconductor material of the plurality of transistors; Having a breakdown voltage lower than the characteristic breakdown voltage. Method.
【００４３】 （２２）第（２１）項に記載した方法であって更に、前記ＥＳＤトランジスタを 入力パッドに接続する段階を含む方法。 （２３）第（２１）項に記載した方法であって更に、前記ＥＳＤトランジスタを 出力パッドに接続する段階を含む方法。 （２４）第（２１）項に記載した方法であって更に、一対の前記ＥＳＤトランジ スタを共通接点で接続し合わせる段階を含み、更に、各前記トランジスタをそれ ぞれの電源母線及び接地母線に接続する段階とを含む方法。(22) The method according to (21), further comprising the step of connecting the ESD transistor to an input pad. (23) The method according to (21), further comprising the step of connecting the ESD transistor to an output pad. (24) The method according to the above mode (21), further comprising the step of connecting the pair of ESD transistors with a common contact, and further comprising connecting each of the transistors to a respective power bus and a ground bus. Connecting.
【００４４】 （２５）第（２１）項に記載した方法であって更に、前記ＥＳＤトランジスタが 前記降伏電圧よりも低い保持電圧を示すべく製作する段階を含む方法。 （２６）第（２１）項に記載した方法であって更に、特定の前記降伏電圧を示す ように導電チャネルの長さを有する前記ＥＳＤトランジスタを製作する段階を含 む方法。 （２７）第（２１）項に記載した方法であって更に、前記トランジスタが２端子 装置を定めるように接続する段階を含む方法。(25) The method according to (21), further comprising the step of fabricating the ESD transistor to exhibit a holding voltage lower than the breakdown voltage. (26) The method according to paragraph (21), further comprising fabricating the ESD transistor having a conductive channel length to exhibit the specific breakdown voltage. (27) The method according to paragraph (21), further comprising the step of connecting the transistors to define a two-terminal device.
【００４５】 （２８）第（２１）項に記載した方法であって更に、前記ＥＳＤトランジスタを Ｎ−チャネル装置として製作する段階を含む方法。 （２９）特定の降伏電圧とそれよりも低い保持電圧とを有する浮動体電界効果ト ランジスタ（１４）は、静電放電電圧を低電圧レベルまでクランプし、それによ りセミコンダクタ−オン−インシュレータ回路の薄い半導体層（２０）内の熱電 力散逸を最小にするのに役立つ。(28) The method of paragraph (21), further comprising fabricating the ESD transistor as an N-channel device. (29) A floating field effect transistor (14) having a specific breakdown voltage and a lower holding voltage clamps the electrostatic discharge voltage to a low voltage level, thereby reducing the semiconductor-on-insulator circuit. Helps minimize thermal power dissipation in the thin semiconductor layer (20).
【図１】セミコンダクタ−オン−インシュレータ構造の
部分及びそこから形成した本考案のＥＳＤトランジスタ
の断面図である。1 is a cross-sectional view of a portion of a semiconductor-on-insulator structure and an ESD transistor of the present invention formed therefrom.
【図２】本考案のＥＳＤトランジスタの降伏電圧特性を
示すものである。FIG. 2 shows a breakdown voltage characteristic of the ESD transistor of the present invention.
【図３】本考案の好ましい実施例に従って構成した静電
放電保護回路を示すものである。FIG. 3 illustrates an electrostatic discharge protection circuit configured according to a preferred embodiment of the present invention.
１４ ＥＳＤ保護トランジスタ ２０ 薄い半導体層 ２２ 半導体ソース領域 ２４ 半導体ドレイン領域 ２６ 導電チャネル ２８ 薄いゲート絶縁体 ３０ ゲート・コンダクタ ３２ ＥＳＤ保護トランジスタの降伏電圧特性 ３４ ゲート制御トランジスタの電気的特性 ５４，５６ 浮動体ＦＥＴトランジスタ Reference Signs List 14 ESD protection transistor 20 Thin semiconductor layer 22 Semiconductor source region 24 Semiconductor drain region 26 Conduction channel 28 Thin gate insulator 30 Gate conductor 32 Breakdown voltage characteristics of ESD protection transistor 34 Electrical characteristics of gate control transistor 54, 56 Floating FET Transistor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/12 ──────────────────────────────────────────────────の Continued on front page (51) Int.Cl. 6 Identification code FI H01L 27/12
Claims (1)
回路用ＥＳＤ保護装置であって、 中にトランジスタを形成するのに適合する半導体材料を
含むセミコンダクタ−オン−インシュレータ構造と、 前記トランジスタ回路に関して信号を伝えるコンダクタ
と、 ＥＳＤ電流を伝える前記コンダクタに接続された電界効
果トランジスタであって、前記トランジスタが半導体ド
レインと半導体ソースとの間に導電チャネルを定める半
導体ボディを有し、前記半導体ボディがセミコンダクタ
−オン−インシュレータ構造から形成される電界効果ト
ランジスタとを含み、 前記トランジスタの前記ソース或いはドレインの一方が
前記トランジスタのゲート・コンダクタと共通に接続さ
れて、２端子装置を定めるＥＳＤ保護装置。1. An ESD protection device for a semiconductor-on-insulator circuit, comprising: a semiconductor-on-insulator structure including a semiconductor material suitable for forming a transistor therein; and a conductor for transmitting a signal with respect to the transistor circuit. A field-effect transistor coupled to said conductor that conducts an ESD current, said transistor having a semiconductor body defining a conductive channel between a semiconductor drain and a semiconductor source, said semiconductor body comprising a semiconductor-on-insulator structure. And a field effect transistor formed from: wherein one of the source or drain of the transistor is commonly connected to a gate conductor of the transistor to define a two terminal device.
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- 1988-05-26 US US07/199,217 patent/US4989057A/en not_active Expired - Lifetime
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1989
- 1989-05-25 JP JP1132524A patent/JPH0297066A/en active Pending
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1998
- 1998-07-06 JP JP004940U patent/JPH118U/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010206186A (en) * | 2009-02-09 | 2010-09-16 | Semiconductor Energy Lab Co Ltd | Protection circuit, semiconductor device, photoelectric conversion device, and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4989057A (en) | 1991-01-29 |
| JPH0297066A (en) | 1990-04-09 |
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