JPH0191470A - Input protecting circuit - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
Abstract
Description
【発明の詳細な説明】
技術分野
本発明は、半導体集積回路、例えば等倍光センサ用のセ
ンサ駆動用シフトレジスタ等に対する入力保護回路に関
する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to an input protection circuit for a semiconductor integrated circuit, such as a shift register for driving a sensor for an equal-magnification optical sensor.
従来技術
従来、この種の技術としては、例えば特開昭５９−１４
３３６８号公報（半導体集積回路装置）、特開昭５９−
１７５１６４号公報（半導体装置）、特開昭６０−２２
５４６９号公報（絶縁基板上ＭＯ８形電界効果トランジ
スタ）、特開昭６０−２４１２６６号公報（半導体装置
及びその製造方法）等に示されるものがある。Prior Art Conventionally, as this type of technology, for example, Japanese Patent Application Laid-Open No. 59-14
Publication No. 3368 (Semiconductor integrated circuit device), JP-A-59-
Publication No. 175164 (semiconductor device), JP-A-60-22
Some of them are disclosed in Japanese Patent Application Laid-open No. 5469 (MO8 field effect transistor on insulating substrate), Japanese Patent Application Laid-Open No. 60-241266 (semiconductor device and method for manufacturing the same), and the like.
即ち、ＴＰＴ （薄膜トランジスタ）を構成要素とする
半導体集積回路は通常絶縁基板上に形成されるため、同
電位となる導電性の共通の基板がない。よって、静電気
などによる薄膜回路の破壊を防ぐための保護回路を、単
結晶シリコン基板上に形成されるＬＳＩの場合に通常採
用されている保護回路と同じ構造では構成できない。こ
のようなＬＳＩで採用されている保護回路の構成中、Ｔ
ＰＴによるＬＳＩの保護回路として採用し得るのは、入
力保護抵抗方式だけである。従って、従来のＴＰＴによ
るＬＳＩでは静電気などによる素子砿壊に対して弱いも
のである。上述した公報はこのような問題に対処しよう
とするものである。That is, since semiconductor integrated circuits having TPT (thin film transistors) as constituent elements are usually formed on insulating substrates, there is no common conductive substrate that has the same potential. Therefore, a protection circuit for preventing destruction of a thin film circuit due to static electricity or the like cannot be configured with the same structure as a protection circuit normally employed in an LSI formed on a single-crystal silicon substrate. In the configuration of the protection circuit adopted in such LSI, T
Only the input protection resistance method can be adopted as a protection circuit for LSI using PT. Therefore, conventional LSIs using TPT are vulnerable to element destruction due to static electricity and the like. The above-mentioned publications attempt to address such problems.
これらの技術に基づき、例えば透明絶縁基板（又は透明
絶縁膜）上においてＴＰＴ （薄膜トランジスタ）を用
いた入力保護回路としては第９図に示すようなものがあ
る。まず、シフトレジスタ等の駆動回路に対する入力信
号用の入力端子１と正の電源ライン（Ｈレベルの電位）
との間にドレイン電極・ソース電極が接続され、かつ、
ゲート電極が正の電源ライン側に接続されたｐチャネル
の電界効果型の薄膜トランジスタＱ、が設けられている
。又、入力端子１と負の電源ライン（Ｌレベルの電位）
との間にドレイン電極・ソース電極が接続され、かつ、
ゲート電極が負の電源ラインに接続されたｎチャネルの
電界効果型の薄膜トランジスタＱ２が設けられている。Based on these techniques, there is an input protection circuit as shown in FIG. 9 that uses TPT (thin film transistors) on a transparent insulating substrate (or transparent insulating film), for example. First, input terminal 1 for input signals to drive circuits such as shift registers and positive power supply line (H level potential)
A drain electrode and a source electrode are connected between, and
A p-channel field effect thin film transistor Q whose gate electrode is connected to the positive power supply line side is provided. Also, input terminal 1 and negative power line (L level potential)
A drain electrode and a source electrode are connected between, and
An n-channel field effect thin film transistor Q2 whose gate electrode is connected to a negative power supply line is provided.
このようなｐチャネル型薄膜トランリスタＱ。Such a p-channel thin film transristor Q.
とｎチャネル型薄膜トランリスタＱ２とを設けることに
より、入力端子１がら静電気などが印加された時、トラ
ンジスタＱ、、 Ｑ２の一方はオンとなり、他方がオフ
となる。従って、静電気はオフした方のトランジスタの
ソース・ドレイン間のブレイクダウンにより、Ｈレベル
電位又はＬレベル電位の配線に流れ、駆動回路へ印加す
る静電気による電圧が充分に小さな値となり、駆動回路
を保護し得るものである。By providing an n-channel type thin film transristor Q2, when static electricity or the like is applied from the input terminal 1, one of the transistors Q, Q2 is turned on and the other is turned off. Therefore, static electricity flows to the H level potential or L level potential wiring due to the breakdown between the source and drain of the transistor that is turned off, and the voltage due to static electricity applied to the drive circuit becomes a sufficiently small value to protect the drive circuit. It is possible.
ここに、薄膜トランジスタＱ、又はＱ２の構造を第１０
図及び第１１図に示す。まず、透明絶縁基板として石英
基板２が設けられ、この石英基板２上にｐチャネル型で
あればｐ＋拡散層（ｎチャネル型であればｎ＋拡散層）
３によりサンドイッチされた活性層４が形成されている
。これらの両側のｐ＋拡散層又はｎ＋拡散層３に対して
は眉間絶縁膜５を介してドレイン電極６及びソース電極
７が形成され、層間絶縁膜５のコンタクトホール８を介
して電気的に接続状態とされている。一方、前記活性層
４上にはゲート酸化膜９及び多結晶シリコンＭ１０が形
成され、ソース電極６やソース電極７とは異なる方向に
配設させたゲート電極１１に接続されている。１２はコ
ンタクトホールである。Here, the structure of thin film transistor Q or Q2 is
It is shown in FIG. First, a quartz substrate 2 is provided as a transparent insulating substrate, and on this quartz substrate 2, a p+ diffusion layer is formed for a p-channel type (an n+ diffusion layer for an n-channel type).
3 forms an active layer 4 sandwiched therebetween. A drain electrode 6 and a source electrode 7 are formed on the p+ diffusion layer or n+ diffusion layer 3 on both sides of these layers via the glabella insulating film 5, and are electrically connected via the contact hole 8 in the interlayer insulating film 5. It is said that On the other hand, a gate oxide film 9 and polycrystalline silicon M10 are formed on the active layer 4, and are connected to a gate electrode 11 arranged in a direction different from that of the source electrodes 6 and 7. 12 is a contact hole.
ところが、このような従来方式の場合、薄膜トランジス
タＱ、、Ｑ、において、活性層４から電位がとられてい
ないため、無駄な空乏層の拡がりを生じ、不安定な状態
にある。即ち、薄膜トランジスタＱ１又はＱ２の動作時
のチャネル形成電位が不安定となり、活性層４内に発生
するキャリアの正負が不明となる。この結果、入力保護
回路として、従来のものは信頼性に欠け、更には耐圧性
の点でも悪いものとなっている。However, in such a conventional method, since no potential is taken from the active layer 4 in the thin film transistors Q, Q, the depletion layer expands unnecessarily, resulting in an unstable state. That is, the channel forming potential during operation of the thin film transistor Q1 or Q2 becomes unstable, and the positive and negative states of carriers generated in the active layer 4 become unclear. As a result, conventional input protection circuits lack reliability and are also poor in voltage resistance.
目的
本発明は、このような点に鑑みなされたもので、信頼性
及び耐圧性を向上させ得る入力保護回路を得ることを目
的とする。Purpose The present invention was made in view of the above points, and an object of the present invention is to obtain an input protection circuit that can improve reliability and voltage resistance.
構成
本発明は、上記目的を達成するため、入力端子と正の電
源ラインとの間にドレイン電極・ソース電極が接続され
ゲート電極が前記圧の電源ライン側に接続され真性半導
体による多結晶シリコンの活性層を備えたｐチャネルの
薄膜トランジスタと、前記入力端子と負の電源ラインと
の間にドレイン電極・ソース電極が接続されゲート電極
が前記負の電源ラインに接続され真性半導体による多結
晶シリコンの活性層を備えたｎチャネルの薄膜トランジ
スタとを設け、これらの薄膜トランジスタに前記活性層
から電位をとるパックゲートを形成したことを特徴とす
るものである。Structure In order to achieve the above object, the present invention is made of polycrystalline silicon made of an intrinsic semiconductor, with a drain electrode and a source electrode connected between an input terminal and a positive power supply line, and a gate electrode connected to the voltage power supply line side. A p-channel thin film transistor including an active layer, a drain electrode and a source electrode are connected between the input terminal and the negative power line, and a gate electrode is connected to the negative power line, and the polycrystalline silicon is activated by an intrinsic semiconductor. The present invention is characterized in that an n-channel thin film transistor having a layer is provided, and a pack gate is formed in these thin film transistors to take a potential from the active layer.
以下、本発明の第一の実施例を第１図ないし第３図に基
づいて説明する。第９図ないし第１１図で示した部分と
同一部分は同一符号を用いて示す。A first embodiment of the present invention will be described below with reference to FIGS. 1 to 3. The same parts as those shown in FIGS. 9 to 11 are indicated using the same reference numerals.
本実施例は、端的には、活性層４から電位をとるパック
ゲート付きの薄膜トランジスタＱ、、Ｑ□としたもので
ある。このようなパックゲート付きの薄膜トランジスタ
Ｑ、、Ｑ、を用いることにより、薄膜トランジスタＱ１
又はＱ２の動作時のチャネル形成電位が安定し、活性層
４内に発生するキャリアの正負が判るので、入力保護回
路に用いた時、安定し信頼性の高いものとなる。In this embodiment, simply, thin film transistors Q, , Q□ with pack gates are used to take a potential from the active layer 4. By using thin film transistors Q, , Q, with such pack gates, thin film transistor Q1
Alternatively, the channel forming potential during operation of Q2 is stabilized, and the positive and negative states of carriers generated in the active layer 4 can be determined, so that when used in an input protection circuit, it becomes stable and highly reliable.
第２図及び第３図にパックゲート付きの薄膜トランジス
タＱ１又はＱ２の構造を示す。ここに、本実施例（以下
の実施例でも同様）では、活性層４には多結晶シリコン
が用いられ、かつ、この活性Ｎ４は真性半導体によるも
のである。又、ゲート電極１１とは反対側より活性層４
の電位をとるためのパックゲート電極１３が設けられ、
パックゲート拡散層１４を介して活性層４に接続されて
いる。より詳細には、第３図は、左側がゲート電極１１
側となり、右側がパックゲート電極１３側となる断面を
示し、活性層４とパックゲート拡散層１４とは同一平面
に位置させて石英基板２」二に形成されている。そして
、層間絶縁膜５に形成したコンタクトホール１５を介し
てパックゲート電極１３と電気的に接続されている。つ
まり、本実施例による薄膜トランジスタ構造は、実際の
駆動回路使用されている薄膜トランジスタ構造に近いも
のであり、ゲートとは反対側から活性層４の電位をとる
ことを特徴とし、活性層４の電位の安定化を図ったもの
である。なお、第３図のＷは薄膜トランジスタ部分の幅
を示す。FIGS. 2 and 3 show the structure of a thin film transistor Q1 or Q2 with a pack gate. In this embodiment (the same applies to the following embodiments), polycrystalline silicon is used for the active layer 4, and the active layer N4 is made of an intrinsic semiconductor. Further, the active layer 4 is formed from the side opposite to the gate electrode 11.
A pack gate electrode 13 is provided for taking a potential of
It is connected to the active layer 4 via the pack gate diffusion layer 14 . More specifically, in FIG. 3, the left side is the gate electrode 11.
The active layer 4 and the pack gate diffusion layer 14 are formed on the quartz substrate 2'' so as to be located on the same plane. It is electrically connected to the pack gate electrode 13 via a contact hole 15 formed in the interlayer insulating film 5 . In other words, the thin film transistor structure according to this embodiment is close to the thin film transistor structure used in actual drive circuits, and is characterized in that the potential of the active layer 4 is taken from the side opposite to the gate. This is aimed at stabilization. Note that W in FIG. 3 indicates the width of the thin film transistor portion.
このような構成において、活性層４領域を真性半導体と
した場合、空乏層が拡がりやすく、耐圧性にも欠けやす
い。しかるに、本実施例のようにパックゲート電極１３
を設けて活性Ｎ４にも電位を与えることにより、無厭な
空乏層の拡・がりが軽減されて安定したものとなり、か
つ、耐圧性も増すものとなる。In such a configuration, if the active layer 4 region is made of an intrinsic semiconductor, the depletion layer is likely to expand and the breakdown voltage is likely to be lacking. However, as in this embodiment, the pack gate electrode 13
By providing this and applying a potential to the active N4 as well, the undesired expansion of the depletion layer is reduced and stability is achieved, and the voltage resistance is also increased.
ここに、活性層４は前述した如く多結晶シリコンによる
ものであるが、拡散層３はｐ＋形の場合であればボロン
ドープの多結晶シリコン、ｎ＋形の場合であればリン又
は砒素ドープの多結晶シリコンが用いられ、ゲート酸化
膜９にはＳｉｎ、、ゲート電極１１には多結晶シリコン
（多結晶シリコンＪｉｌＯと一体）が用いられる。又、
ドレイン電極６、ソース電極７、パックゲート電極１３
などの金属電極としてはＡＱ、ＡＱＳｆ・、Ｍｏなどが
用いられ、層間絶縁膜５（ないしは保護膜）にはＳｉｎ
、又はＳｉ、Ｎ、が用いられる。Here, the active layer 4 is made of polycrystalline silicon as described above, but the diffusion layer 3 is made of boron-doped polycrystalline silicon in the case of p+ type, and phosphorus or arsenic doped polycrystalline in the case of n+ type. Silicon is used for the gate oxide film 9, and polycrystalline silicon (integrated with polycrystalline silicon JilO) is used for the gate electrode 11. or,
Drain electrode 6, source electrode 7, pack gate electrode 13
AQ, AQSf., Mo, etc. are used as the metal electrodes, and the interlayer insulating film 5 (or protective film) is made of Sin.
, or Si, N, are used.
つづいて、本発明の第二の実施例を第４図により説明す
る。本実施例は、活性層４の電位をソース電極７側から
とるようにパックゲート電極１３を配設し、活性層４の
電位をドレイン電極６側から分離させるようにしたもの
である。Next, a second embodiment of the present invention will be described with reference to FIG. In this embodiment, the pack gate electrode 13 is arranged so that the potential of the active layer 4 is taken from the source electrode 7 side, and the potential of the active layer 4 is separated from the drain electrode 6 side.
本実施例によれば、前記実施例と同様に活性層４の電位
の安定化を図ることができるとともに、パックゲートの
ソース・ドレイン間の耐圧もより大きなものとすること
ができる。According to this embodiment, the potential of the active layer 4 can be stabilized as in the previous embodiment, and the withstand voltage between the source and drain of the pack gate can also be increased.
なお、これらの実施例においては、パックゲート拡散層
１４として、■拡散しないもの（イントリンシックなも
の）、■拡散したもの（ｎチャネル型の場合にはｐ拡散
パックゲート拡散層とし、ｐチャネル型の場合にはｎ拡
散パックゲート拡散層とする）の２タイプが使用できる
。In these embodiments, the pack gate diffusion layer 14 is: (1) non-diffused (intrinsic), (2) diffused (in the case of an n-channel type, it is a p-diffusion pack gate diffusion layer; In this case, two types can be used: an n-diffusion packed gate diffusion layer.
本発明の第三の実施例を第５図により説明する。A third embodiment of the present invention will be explained with reference to FIG.
本実施例は、パックゲート拡散層１４を櫛形形状に形成
し、薄膜トランジスタとしての幅Ｗの値が大きくなり、
かつ、活性層４領域に対して平均的にパックゲート電位
がかかるようにしたものである。本実施例によれば、活
性Ｎ４の電位はより安定したものとなる。In this embodiment, the pack gate diffusion layer 14 is formed in a comb shape, and the value of the width W as a thin film transistor is increased.
In addition, the pack gate potential is applied to the active layer 4 region on average. According to this embodiment, the potential of active N4 becomes more stable.
更に、本発明の第四の実施例を第６図及び第７図により
説明する。本実施例は、透明絶縁基板（又は透明絶縁膜
）に代えて、導電性基板（又は導電性膜）１６上に薄膜
トランジスタＱ、又はＱ８を形成する場合への適用例で
あるにの場合、活性層４を挾んでゲート電極１１の反対
側から活性Ｍ４と導電性基板１６とをコンタクトホール
１７で接触させることにより、導電性基板１６自体をパ
ックゲート電極とするようにしたものである。Furthermore, a fourth embodiment of the present invention will be described with reference to FIGS. 6 and 7. This example is an example of application to a case where a thin film transistor Q or Q8 is formed on a conductive substrate (or a conductive film) 16 instead of a transparent insulating substrate (or a transparent insulating film). By bringing the active M4 into contact with the conductive substrate 16 through a contact hole 17 from the opposite side of the gate electrode 11 across the layer 4, the conductive substrate 16 itself can be used as a pack gate electrode.
これにより、活性層４に殆どロスなく電位をかけること
ができる。Thereby, a potential can be applied to the active layer 4 with almost no loss.
ちなみに、本発明方式のパックゲート付きの薄膜トラン
ジスタの場合のドレイン・ソース間電流ＩＤＳとドレイ
ン・ソース間電圧■ＤｓのＩＤＳ ＶＤＳ特性を第８
図に示す。破線はパックゲートなしの従来方式のＩＤＳ
ＶＤＳ特性を示す。この特性からもパックゲート付
きのほうが耐圧性がよいことが判る。Incidentally, the IDS-VDS characteristics of the drain-source current IDS and the drain-source voltage ■Ds in the case of the thin film transistor with a pack gate according to the present invention are shown in the eighth section.
As shown in the figure. The broken line is the conventional IDS without pack gate.
Shows VDS characteristics. This characteristic also shows that the one with a pack gate has better pressure resistance.
効果
本発明は、上述したように活性層から電位をとるパック
ゲート付き構成としたので、活性層の電位を安定したも
のとし、入力保護回路として信頼性及び耐圧性を向上さ
せることができるものである。Effects As described above, the present invention has a configuration with a pack gate that takes the potential from the active layer, so the potential of the active layer can be stabilized, and the reliability and voltage resistance of the input protection circuit can be improved. be.
第１図ないし第３図は本発明の第一の実施例を示すもの
で、第１図は回路図、第２図は概略平面図、第３図は概
略断面図、第４図は本発明の第二の実施例を示す概略平
面図、第５図は本発明の第三の実施例を示す概略平面図
、第６図は本発明の第四の実施例を示す概略平面図、第
７図はその概略断面図、第８図はＩＤＳ ｖｏｓ特性
図、第９図ないし第１１図は従来例を示すもので、第９
図は回路図、第１０図は概略平面図、第１１図は概略断
面図である。1 to 3 show a first embodiment of the present invention, FIG. 1 is a circuit diagram, FIG. 2 is a schematic plan view, FIG. 3 is a schematic sectional view, and FIG. 4 is a diagram of the present invention. FIG. 5 is a schematic plan view showing a third embodiment of the invention, FIG. 6 is a schematic plan view showing a fourth embodiment of the invention, and FIG. 7 is a schematic plan view showing a fourth embodiment of the invention. The figure is a schematic cross-sectional view, FIG. 8 is an IDS vos characteristic diagram, and FIGS. 9 to 11 show conventional examples.
The figure is a circuit diagram, FIG. 10 is a schematic plan view, and FIG. 11 is a schematic cross-sectional view.
Claims (1)
ース電極が接続されゲート電極が前記正の電源ライン側
に接続され真性半導体による多結晶シリコンの活性層を
備えたｐチャネルの薄膜トランジスタと、前記入力端子
と負の電源ラインとの間にドレイン電極・ソース電極が
接続されゲート電極が前記負の電源ラインに接続され真
性半導体による多結晶シリコンの活性層を備えたｎチャ
ネルの薄膜トランジスタとを設け、これらの薄膜トラン
ジスタに前記活性層から電位をとるパックゲートを形成
したことを特徴とする入力保護回路。a p-channel thin film transistor having a drain electrode and a source electrode connected between an input terminal and a positive power supply line, a gate electrode connected to the positive power supply line side, and an active layer of polycrystalline silicon made of an intrinsic semiconductor; an n-channel thin film transistor having a drain electrode and a source electrode connected between an input terminal and a negative power supply line, a gate electrode connected to the negative power supply line, and an active layer of polycrystalline silicon made of an intrinsic semiconductor; An input protection circuit characterized in that these thin film transistors are provided with pack gates that take a potential from the active layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24916087A JPH0191470A (en) | 1987-10-02 | 1987-10-02 | Input protecting circuit |
Applications Claiming Priority (1)
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| JP24916087A JPH0191470A (en) | 1987-10-02 | 1987-10-02 | Input protecting circuit |
Publications (1)
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| JPH0191470A true JPH0191470A (en) | 1989-04-11 |
Family
ID=17188799
Family Applications (1)
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| JP24916087A Pending JPH0191470A (en) | 1987-10-02 | 1987-10-02 | Input protecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0191470A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1987
- 1987-10-02 JP JP24916087A patent/JPH0191470A/en active Pending
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