JPH0831533B2 - Semiconductor memory device - Google Patents
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、スタチックRAM（Random Access Memor
y）に関し、特に負荷素子の高抵抗部の待機時における
抵抗値の安定化に有効な技術に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a static RAM (Random Access Memor).
y), particularly to a technique effective for stabilizing the resistance value of the high resistance portion of the load element during standby.
従来のスタチックRAMのメモリセルとしては、高抵抗
多結晶シリコン負荷型メモリセルが主として用いられて
いる（例えば、特開昭57−130461号公報等）。第４図に
示すように、この高抵抗多結晶シリコン負荷型メモリセ
ルは、MOSFETQ1及び高抵抗多結晶シリコン抵抗R1からな
るインバータと、MOSFETQ2及び高抵抗多結晶シリコン抵
抗R2からなるインバータとの２個のインバータの一方の
出力を他方の入力に接続した構成の情報記憶用のフリッ
プフロップを有し、このフリップフロップと、セル外と
の情報のやりとりのためのスイッチ用MOSFETQ3及びQ4と
が組み合わされた構成となっている。前記高抵抗多結晶
シリコン抵抗R1、R2のそれぞれの一端は電源VDDも接続
され、また前記MOSFETQ1、Q2のそれぞれのソースは接地
されている。さらに前記スイッチ用MOSFETQ3及びQ4のゲ
ートにはワード線WLが、ドレインにはデータ線DL及び▲
▼がそれぞれ接続されている。As a memory cell of a conventional static RAM, a high resistance polycrystalline silicon load type memory cell is mainly used (for example, JP-A-57-130461). As shown in FIG. 4, this high resistance polycrystalline silicon load type memory cell is composed of an inverter composed of a MOSFET Q 1 and a high resistance polycrystalline silicon resistance R 1 and an inverter composed of a MOSFET Q 2 and a high resistance polycrystalline silicon resistance R 2. And a flip-flop for storing information having a configuration in which one output of the two inverters is connected to the other input, and this flip-flop and switching MOSFETs Q 3 and Q for exchanging information with the outside of the cell. It is a combination of 4 and. A power source V DD is also connected to one end of each of the high resistance polycrystalline silicon resistors R 1 and R 2 , and the sources of the MOSFETs Q 1 and Q 2 are grounded. Further, the word lines WL are connected to the gates of the switching MOSFETs Q 3 and Q 4 , and the data lines DL and ▲ are connected to the drains.
▼ are connected respectively.
本発明は上述のような多結晶シリコンからなる高抵抗
部を構成要素とする負荷型メモリセルを有するスタチッ
クRAMにおけるいわゆる待機時（スタンバイ電流）消費
電流IDDS（待機時にR1またはR2を通って電源VDDから接
地線に流れる電流）の低減について検討した。ここで、
待機時とはデータ保持時に該当する。即ち、第４図に示
すQ1もしくはQ2のいずれかのトランジスタに貫通電流が
流れる（ON状態）場合である。The present invention is a so-called standby (standby current) consumption current I DDS in static RAM having a load type memory cell having a high resistance portion made of polycrystalline silicon as a constituent element (passes through R 1 or R 2 during standby). To reduce the current flowing from the power supply V DD to the ground line). here,
Standby corresponds to holding data. That is, this is a case where a through current flows in the transistor of either Q1 or Q2 shown in FIG. 4 (ON state).
以下は、公知とされた技術ではないが、本発明者によ
って検討された技術であり、その概要は次のとおりであ
る。The following is a technology which has not been publicly known but which has been studied by the present inventor, and the outline thereof is as follows.
上述の前記高抵抗多結晶シリコン抵抗R1及びR2は、例
えば次のようにして形成されていた。すなわち、一層目
のポリサイド膜をゲートとする前記MOSFETQ1及びQ2及び
Q3及びQ4を半導体基板上に形成し、次いで層間絶縁膜を
形成した後、この層間絶縁膜の全面にノンドープすなわ
ち真性（intrinsic）の多結晶シリコン膜を形成する。
次にこの真性多結晶シリコン膜のうちの、後に高抵抗多
結晶シリコン抵抗となる部分を含む領域の表面をマスク
で覆い、このマスク層を用いて前記多結晶シリコン膜に
リンの拡散、イオン打ち込み等を行なうことにより低抵
抗化する。次に上記マスク層を除去した後、多結晶シリ
コン膜を所定形状にパターンニングすることにより、リ
ンの導入により低抵抗化されたN+型多結晶シリコン膜か
ら成る配線と、真性多結晶シリコン膜から成る高抵抗多
結晶シリコン抵抗R1、R2を形成する。The above-mentioned high resistance polycrystalline silicon resistors R 1 and R 2 are formed, for example, as follows. That is, the MOSFETs Q 1 and Q 2 having the first- layer polycide film as the gate and
After Q 3 and Q 4 are formed on the semiconductor substrate and then an interlayer insulating film is formed, a non-doped or intrinsic polycrystalline silicon film is formed on the entire surface of the interlayer insulating film.
Next, of the intrinsic polycrystalline silicon film, a surface of a region including a portion to be a high-resistance polycrystalline silicon resistance later is covered with a mask, and phosphorus is diffused and ion-implanted into the polycrystalline silicon film using this mask layer. By doing so, the resistance is lowered. Next, after removing the mask layer, the polycrystalline silicon film is patterned into a predetermined shape to form a wiring made of an N + -type polycrystalline silicon film whose resistance is lowered by introducing phosphorus, and an intrinsic polycrystalline silicon film. To form high resistance polycrystalline silicon resistors R 1 and R 2 .
〔発明が解決しようとする課題〕 しかし、前述の従来技術では以下の様な問題点を有す
る。[Problems to be Solved by the Invention] However, the above-mentioned conventional techniques have the following problems.
IDDSを低減するには、前記高抵抗多結晶シリコン抵抗
R1、及びR2の膜厚を薄くすれば良い。それは前記高抵抗
多結晶シリコン抵抗R1及びR2の抵抗値が増加するからで
ある。しかし、薄膜化、すればするほど下の素子の電界
の影響を受けやすくなる。前記配線層をソース及びドレ
イン、前記高抵抗多結晶シリコン抵抗R1及びR2を基板、
下の素子をゲート電極とした、いわゆる多結晶シリコン
薄膜トランジスタ−構造となり、下の素子の電界の状態
により前記高抵抗多結晶シリコン抵抗R1及びR2の抵抗値
を変化させてしまう（TFT効果）。このことは、林、野
口、大嶋、Jpn.J.Appl.Phys.23（1984）L819＆24（198
5）L4345により開示された技術である。To reduce the I DDS , the high resistance polycrystalline silicon resistor
It suffices to reduce the film thickness of R 1 and R 2 . This is because the resistance values of the high resistance polycrystalline silicon resistors R 1 and R 2 increase. However, the thinner the film is, the more susceptible it is to the electric field of the element below. The wiring layer is a source and a drain, the high resistance polycrystalline silicon resistors R 1 and R 2 are a substrate,
The lower element is used as a gate electrode, so-called polycrystalline silicon thin film transistor-structure is formed, and the resistance value of the high resistance polycrystalline silicon resistors R 1 and R 2 is changed depending on the state of the electric field of the lower element (TFT effect). . This applies to Hayashi, Noguchi, Oshima, Jpn.J.Appl.Phys.23 (1984) L819 & 24 (198
5) The technology disclosed by L4345.
したがって従来の技術では、抵抗値が安定した高い抵
抗値を有する高抵抗多結晶シリコン抵抗を作ることは困
難であり、しいては、安定した低いIDDS特性を有する高
抵抗多結晶シリコン負荷スタチックRAMを作ることは困
難であるという問題点を有する。Therefore, it is difficult to make a high resistance polycrystalline silicon resistor having a stable resistance value and a high resistance value by the conventional technique, and it is considered that a high resistance polycrystalline silicon load static RAM having a stable and low IDDS characteristic. Has the problem that it is difficult to make.
そこで本発明はこのような問題点を解決するもので、
その目的とするところは、IDDSの低い安定したスタチッ
クRAMの技術を提供することにある。Therefore, the present invention solves such a problem,
The aim is to provide a stable static RAM technology with low I DDS .
本発明の半導体記憶装置は、待機時に高抵抗値を有す
る多結晶シリコン膜からなる高抵抗部を負荷素子の構成
要素とする半導体記憶装置において、半導体基板上方に
設け、かつ一定電位に接続する第１導電層、前記第１導
電層の上方に層間絶縁膜を介して設けられた第２導電
層、前記第２導電層の所定の位置に設けられた前記負荷
素子の構成要素となる高抵抗部を有し、前記高抵抗部は
前記第１導電層の直上に位置するものであることを特徴
とする。A semiconductor memory device of the present invention is a semiconductor memory device in which a high resistance portion made of a polycrystalline silicon film having a high resistance value in a standby state is a constituent element of a load element, and the semiconductor memory device is provided above a semiconductor substrate and connected to a constant potential. One conductive layer, a second conductive layer provided above the first conductive layer via an interlayer insulating film, and a high resistance portion serving as a constituent element of the load element provided at a predetermined position of the second conductive layer. And the high resistance portion is located immediately above the first conductive layer.
また前記第１導電層は多結晶シリコンと高融点金属シ
リサイドからなる２層膜を有することを特徴とする。The first conductive layer has a two-layer film made of polycrystalline silicon and refractory metal silicide.
また前記第１導電層は接地線に接続することを特徴と
する。Further, the first conductive layer is connected to a ground line.
また前記第１導電層は前記第２導電層よりも厚い膜厚
を有することを特徴とする。更に待機時に高抵抗値を有
する多結晶シリコン膜からなる高抵抗部を負荷素子の構
成要素とする半導体記憶装置において、半導体基板上方
に設けられた、かつ一定電位に接続する第１導電層、前
記第１導電層の上方に第１層間絶縁膜を介して設けられ
た第２導電層、前記第２導電層の所定の位置に設けられ
た前記負荷素子の構成要素となる高抵抗部、前記第２導
電層の上方に第２層間膜を介して設けられた第３導電層
を有し、前記高抵抗部は前記第１導電層の直上に位置す
るものであることを特徴とする。Further, the first conductive layer is thicker than the second conductive layer. Further, in a semiconductor memory device having a high resistance portion made of a polycrystalline silicon film having a high resistance value in a standby state as a constituent element of a load element, a first conductive layer provided above a semiconductor substrate and connected to a constant potential, A second conductive layer provided above the first conductive layer via a first interlayer insulating film, a high resistance portion serving as a constituent element of the load element provided at a predetermined position of the second conductive layer, A third conductive layer is provided above the two conductive layers with a second interlayer film interposed therebetween, and the high resistance portion is located immediately above the first conductive layer.
また前記第１層間絶縁膜の膜厚は前記第２層間絶縁膜
の膜厚よりも薄いことを特徴とする。Further, the film thickness of the first interlayer insulating film is thinner than the film thickness of the second interlayer insulating film.
〔実 施 例〕 第１図（ａ）は、本発明の実施例における平面図であ
って、第１図（ｂ）は、本発明の実施例における断面図
である。[Examples] FIG. 1 (a) is a plan view of an embodiment of the present invention, and FIG. 1 (b) is a sectional view of the embodiment of the present invention.
なお、実施例の全図において、同一の機能を有するも
のには同一の符号を付け、その繰り返しの説明は省略す
る。また本実施例によるスタチックRAMのメモリセル
は、第４図に示すと同様な回路構成を有する。In all the drawings of the embodiments, those having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted. The memory cell of the static RAM according to this embodiment has a circuit configuration similar to that shown in FIG.
本実施例によるスタチックRAMにおいては、例えばＰ
型シリコン基板のような半導体基板１の表面に例えばSi
O2膜のようなフィールド絶縁膜２が設けられ、この前記
フィールド絶縁膜２により素子分離が行なわれる。この
前記フィールド絶縁膜の下方には、Ｐ型のチャネルスト
ッパ領域３が設けられ、寄生チャネルの発生が防止され
ている。In the static RAM according to this embodiment, for example, P
On the surface of a semiconductor substrate 1 such as a silicon substrate
A field insulating film 2 such as an O 2 film is provided, and element isolation is performed by the field insulating film 2. A P-type channel stopper region 3 is provided below the field insulating film to prevent generation of a parasitic channel.
前記フィールド絶縁膜２で囲まれた各活性領域表面に
は、例えばSiO2膜のようなゲート絶縁膜４が設けられて
いる。この前記ゲート絶縁膜４及び前記フィールド絶縁
膜２の上には、例えば多結晶シリコン膜５とMo、Ti、Ｗ
等にSiを含ませた高融点金属シリサイド膜６との二層
膜、すなわちポリサイド膜から成る、所定形状のワード
線WL、ゲート電極７、８及び接地線（ソース線）SLがそ
れぞれ設けられている。また前記フィールド絶縁膜２で
囲まれた前記各活性領域には、前記ワード線WL、前記ゲ
ート電極７、８、前記接地線SLに対して自己整合的に、
Ｎ型のソース領域９及びドレイン領域10が形成されてい
る。そして前記ワード線WL、前記ソース領域９及び前記
ドレイン領域10によりスイッチ用MOSFETQ3、Q4が、前記
ゲート電極７、前記ドレイン領域10及びソース領域９に
よりMOSFETQ1が、前記ゲート電極を８、前記ソース領域
９及び前記ドレイン領域10によりMOSFETQ2がそれぞれ構
成されている。なお前記MOSFETQ1の前記ドレイン領域10
と前記MOSFETQ4の前記ソース領域９とは共通になってい
る。またこれらの前記MOSFETQ1〜Q4はいずれもいわゆる
LDD（Lightly Doped Drain）構造を有し、前記ソース
領域９及びドレイン領域10は、前記ワード線WL及び前記
ゲート電極７、８の側面に例えばSiO2から成る側壁11を
形成する前後の２段階にわけて前記半導体基板１中に不
純物を導入することにより形成される。On the surface of each active region surrounded by the field insulating film 2, a gate insulating film 4 such as a SiO 2 film is provided. On the gate insulating film 4 and the field insulating film 2, for example, a polycrystalline silicon film 5 and Mo, Ti, W
A word line WL, gate electrodes 7 and 8 and a ground line (source line) SL each having a predetermined shape, each of which is composed of a two-layer film including a refractory metal silicide film 6 containing Si, etc., that is, a polycide film are provided. There is. Further, in each of the active regions surrounded by the field insulating film 2, the word line WL, the gate electrodes 7 and 8, and the ground line SL are self-aligned,
An N type source region 9 and a drain region 10 are formed. The word lines WL, the source region 9 and the drain region 10 form switching MOSFETs Q 3 and Q 4 , the gate electrode 7, the drain region 10 and the source region 9 form the MOSFET Q 1 , and the gate electrode 8 forms the gate electrode 8. The source region 9 and the drain region 10 form a MOSFET Q 2 , respectively. The drain region 10 of the MOSFET Q 1
And the source region 9 of the MOSFET Q 4 are in common. Further, all of these MOSFETs Q 1 to Q 4 are so-called
It has an LDD (Lightly Doped Drain) structure, and the source region 9 and the drain region 10 are formed in two steps before and after forming side walls 11 made of, for example, SiO 2 on the side surfaces of the word line WL and the gate electrodes 7 and 8. Then, it is formed by introducing impurities into the semiconductor substrate 1.
またこれらのMOSFETQ1〜Q4の上には例えばSiO2膜のよ
うな層間絶縁膜12が設けられている。さらにこの上には
前記ゲート電極７及び８の電界をシールドするために接
地された高濃度に不純物が注入された多結晶シリコン膜
13が設けられている。さらにこの前記多結晶シリコン13
の上には例えばSiO2膜のような第２層間絶縁膜14が設け
られている。さらにこの第２層間絶縁膜14の上には、所
定形状のN+型多結晶シリコン膜から成る配線層15と、こ
の配線層15に接続された真性多結晶シリコン膜から成る
高抵抗多結晶シリコン抵抗R1、R2とが設けられている。
前記配線層15は、前記層間絶縁膜12及び前記第２層間絶
縁膜14及び前記ゲート絶縁膜４に設けられたコンタクト
ホール16を通じてそれぞれ、MOSFETQ3及びQ4のソース領
域９にコンタクトしている。An interlayer insulating film 12 such as a SiO 2 film is provided on the MOSFETs Q 1 to Q 4 . Further thereon, a polycrystalline silicon film in which a high concentration of impurities is injected, which is grounded to shield the electric fields of the gate electrodes 7 and 8.
13 are provided. Furthermore, this polycrystalline silicon 13
A second interlayer insulating film 14 such as a SiO 2 film is provided on the above. Further, on the second interlayer insulating film 14, a wiring layer 15 made of an N + type polycrystalline silicon film having a predetermined shape, and a high resistance polycrystalline silicon film made of an intrinsic polycrystalline silicon film connected to the wiring layer 15 are formed. Resistors R 1 and R 2 are provided.
The wiring layer 15 is in contact with the source regions 9 of the MOSFETs Q 3 and Q 4 through contact holes 16 formed in the interlayer insulating film 12, the second interlayer insulating film 14 and the gate insulating film 4, respectively.
この様に前記高抵抗多結晶シリコン抵抗R1及びR2の下
に前記第２層間絶縁膜14を介して前記高濃度に不純物を
注入した多結晶シリコン膜13を形成することにより、MO
SFETQ1及びQ2の前記ゲート電極７及び８からの電界の影
響を受けなくなる。したがって、前記高抵抗多結晶シリ
コン抵抗R1及びR2の膜厚を薄くしても、TFT効果が発生
しないので、安定した高い抵抗値が得られ、しいてはI
DDS低減につながる。In this way, by forming the polycrystalline silicon film 13 into which the high concentration of impurities is implanted through the second interlayer insulating film 14 under the high resistance polycrystalline silicon resistors R 1 and R 2 , the MO resistance is increased.
The influence of the electric field from the gate electrodes 7 and 8 of the SFETs Q 1 and Q 2 is eliminated. Therefore, even if the film thickness of the high-resistance polycrystalline silicon resistors R 1 and R 2 is reduced, the TFT effect does not occur, so that a stable high resistance value can be obtained, and
It leads to reduction of DDS .
さらに、これまでは十分な抵抗値を得るために前記高
抵抗多結晶シリコン抵抗R1及びR2の長さを４〜５μｍに
する必要があったが、本実施例によれば、前記高抵抗多
結晶シリコン抵抗R1及びR2の薄膜化による抵抗値の増大
により、これらの前記高抵抗多結晶シリコン抵抗R1及び
R2の長さを例えば２〜４μｍに低減することができる。
従って、この分だけメモリセルの面積を小さくすること
ができるので、集積密度の増大を図ることができる。Further, until now, in order to obtain a sufficient resistance value, it was necessary to set the lengths of the high resistance polycrystalline silicon resistances R 1 and R 2 to 4 to 5 μm. Due to the increase in the resistance value due to the thinning of the polycrystalline silicon resistors R 1 and R 2 , these high-resistance polycrystalline silicon resistors R 1 and
The length of R 2 can be reduced to, for example, 2 to 4 μm.
Therefore, the area of the memory cell can be reduced by this amount, and the integration density can be increased.
さらに本実施例によるスタチックRAMにおいては、前
記配線層15、前記高抵抗多結晶シリコン抵抗R1及びR2を
覆うように、例えばPSG膜のような第３層間絶縁膜17が
設けられ、この前記第３層間絶縁膜17の上にAL膜から成
るデータ線DL、▲▼が設けられている。Further, in the static RAM according to the present embodiment, a third interlayer insulating film 17 such as a PSG film is provided so as to cover the wiring layer 15 and the high resistance polycrystalline silicon resistors R 1 and R 2. On the third interlayer insulating film 17, data lines DL and ▲ ▼ made of an AL film are provided.
次に上述の実施例によるスタチックRAMの製造方法に
ついて説明する。まず第１図（ａ）及び第１図（ｂ）に
示すようにMOSFETQ1〜Q4、ワード線WL、接地線SL（本実
施例では基板の拡散層）等を形成し、これらの上に層間
絶縁膜12を形成した後、多結晶シリコン膜18を例えば10
00Å程度形成する。そしてリンやボロンなどの不純物を
拡散、高濃度イオン打込み等を行ない、この前記多結晶
シリコン18を導体化する（第２図（ａ））。Next, a method of manufacturing the static RAM according to the above embodiment will be described. First FIG. 1 (a) and Figure 1 MOSFETQ as shown in (b) 1 to Q 4, the word lines WL, (in this embodiment the diffusion layer of the substrate) ground line SL to form a like, on these After forming the interlayer insulating film 12, the polycrystalline silicon film 18 is formed, for example, in 10
Form about 00Å. Then, impurities such as phosphorus and boron are diffused and high-concentration ion implantation is performed to make the polycrystalline silicon 18 a conductor (FIG. 2 (a)).
次に第２図（ｂ）の如く、所定形状にパターニングす
る。なおこの前記多結晶シリコン18は接地される様に配
線されているものとする。Next, as shown in FIG. 2B, patterning is performed into a predetermined shape. It is assumed that the polycrystalline silicon 18 is wired so as to be grounded.
そして、第２層間絶縁膜14を全面に形成して、コンタ
クトホール19を形成する。そして前記第２層間絶縁膜14
上に例えば膜厚500Å程度の比較的薄い真性多結晶シリ
コン膜20を形成する。Then, the second interlayer insulating film 14 is formed on the entire surface, and the contact hole 19 is formed. Then, the second interlayer insulating film 14
A relatively thin intrinsic polycrystalline silicon film 20 having a film thickness of, for example, about 500Å is formed thereon.
次に第２図（ｃ）の如く、この前記真性多結晶シリコ
ン膜20のうちの後に形成される高抵抗多結晶シリコン抵
抗に対応する部分上にレジストマスク層を設けた状態
で、リンの拡散、イオン打込み等を行なうことによりこ
の前記レジストマスク層で覆われていない部分の多結晶
シリコン膜を低抵抗化する。Then, as shown in FIG. 2C, phosphorus is diffused in a state where a resist mask layer is provided on a portion of the intrinsic polycrystalline silicon film 20 corresponding to a high resistance polycrystalline silicon resistance formed later. By performing ion implantation or the like, the resistance of the polycrystalline silicon film not covered with the resist mask layer is lowered.
次にこの前記レジストマクス層を除去した後、これら
の前記多結晶シリコン層20を所定形状にパターニングす
ることにより前記配線層15及び高抵抗多結晶シリコン抵
抗R1及びR2（第２図（ｃ）ではR2のみ表示）を形成す
る。この後第１図（ａ）及び第１図（ｂ）に示すように
第３層間絶縁膜17、コンタクトホール21及びデータ線D
L、▲▼を形成して、目的とするスタチックRAMを完
成させる。Next, after removing the resist mask layer, the polycrystalline silicon layer 20 is patterned into a predetermined shape to form the wiring layer 15 and the high resistance polycrystalline silicon resistors R 1 and R 2 (see FIG. ), Only R 2 is displayed). After that, as shown in FIGS. 1A and 1B, the third interlayer insulating film 17, the contact hole 21, and the data line D are formed.
Form L and ▲ ▼ to complete the target static RAM.
上述のような製造方法によれば、IDDSが小さくしかも
安定したスタチックRAMを簡単なプロセスにより製造す
ることができる。According to the manufacturing method as described above, a static RAM having a small I DDS and stable can be manufactured by a simple process.
以上、本発明者によってなされた発明を、前記実施例
に基づき、具体的に説明したが、本発明は前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。Although the invention made by the present inventor has been specifically described based on the above embodiment, the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. Of course.
例えば、前記配線層15を、多結晶シリコンの代わりに
高融点金属シリサイド膜を設け、低抵抗化し、導体化す
ることも可能である。For example, the wiring layer 15 can be made conductive by providing a refractory metal silicide film instead of polycrystalline silicon to reduce the resistance.
また、第３図に示すようにMOSFETQ1及びQ2のソース
と、高濃度に不純物を注入した前記多結晶シリコン15を
コンタクト22を介して接続して、メモリーセルの接地線
としても良い。この場合、従来基板に作っていたメモリ
セル用接地線が不要になるため、メモリーセルサイズが
小さくなり微細化が可能である。Further, as shown in FIG. 3, the sources of the MOSFETs Q 1 and Q 2 may be connected via the contact 22 to the polycrystalline silicon 15 into which a high concentration of impurities has been implanted to serve as the ground line of the memory cell. In this case, the memory cell ground line, which has been conventionally formed on the substrate, is not required, so that the memory cell size is reduced and miniaturization is possible.
なお前記高抵抗多結晶シリコン抵抗R1及びR2の下に前
記第２層間絶縁膜14を介して前記導体層が形成されてい
るが、前記高抵抗多結晶シリコン抵抗R1及びR2の下すべ
てにある必要はない。Although the conductor layer is formed below the high resistance polycrystalline silicon resistors R 1 and R 2 via the second interlayer insulating film 14, the conductor layer is formed below the high resistance polycrystalline silicon resistors R 1 and R 2 . It doesn't have to be at all.
本発明では、負荷素子の高抵抗部を接地電位のような
変動のない安定した一定電位を有する導電層の直上に層
間絶縁膜を介して配置することにより、下地の素子の影
響を受けることなく安定した抵抗値を得ることが可能と
なり、信頼性の高い半導体記憶装置を提供することが可
能となるという効果を有するものである。In the present invention, by placing the high resistance portion of the load element directly above the conductive layer having a stable and constant potential such as the ground potential via the interlayer insulating film, there is no influence of the underlying element. Thus, it is possible to obtain a stable resistance value, and it is possible to provide a highly reliable semiconductor memory device.
第１図（ａ）及び第１図（ｂ）は、それぞれ本発明の一
実施例を示す主要平面図及びそのＢ−断面図。 第２図（ａ）〜第２図（ｃ）は、第１図（ａ）及び第１
図（ｂ）に示す本発明の製造方法の一例を工程順に説明
するための主要断面図。 第３図は本発明の変形例を示す主要平面図。 第４図は高抵抗多結晶シリコン負荷形メモリセルの回路
構成を示す回路図。 Q1〜Q4……MOSFET R1、R2……高抵抗 VDD……電源 WL……ワード線 DL……データ線 ▲▼……データ線 １……半導体基板 ２……フィールド絶縁膜 ３……チャネルストッパ ４……ゲート絶縁膜 ５……多結晶シリコン膜 ６……高融点シリサイド膜 ７……ゲート電極 ８……ゲート電極 ９……ソース領域 10……ドレイン領域 11……側壁 12……層間絶縁膜 13……多結晶シリコン膜 14……第２層間絶縁膜 15……配線層 16……コンタクトホール 17……第３層間絶縁膜 18……多結晶シリコン膜 19……コンタクトホール 20……真性多結晶シリコン膜 21……コンタクトホール 22……コンタクトホール 23……ゲート電極とドレイン領域とをつなぐコンタクト
ホールFIG. 1 (a) and FIG. 1 (b) are a main plan view and a B-sectional view thereof, respectively, showing an embodiment of the present invention. 2 (a) to 2 (c) show FIG. 1 (a) and FIG.
FIG. 6 is a main cross-sectional view for explaining an example of the manufacturing method of the present invention shown in FIG. FIG. 3 is a main plan view showing a modified example of the present invention. FIG. 4 is a circuit diagram showing a circuit configuration of a high resistance polycrystalline silicon load type memory cell. Q 1 to Q 4 …… MOSFET R 1 , R 2 …… High resistance V DD …… Power supply WL …… Word line DL …… Data line ▲ ▼ …… Data line 1 …… Semiconductor substrate 2 …… Field insulating film 3 ...... Channel stopper 4 ...... Gate insulating film 5 ...... Polycrystalline silicon film 6 ...... High melting point silicide film 7 ...... Gate electrode 8 ...... Gate electrode 9 ...... Source region 10 ...... Drain region 11 ...... Sidewall 12 ... Interlayer insulating film 13 Polycrystalline silicon film 14 Second interlayer insulating film 15 Wiring layer 16 Contact hole 17 Third interlayer insulating film 18 Polycrystalline silicon film 19 Contact hole 20 ...... Intrinsic polycrystalline silicon film 21 ...... Contact hole 22 ...... Contact hole 23 ...... Contact hole connecting gate electrode and drain region
Claims (6)
膜からなる高抵抗部を負荷素子の構成要素とする半導体
記憶装置において、半導体基板上方に設け、かつ一定電
位に接続する第１導電層、前記第１導電層の上方に層間
絶縁膜を介して設けられた第２導電層、前記第２導電層
の所定の位置に設けられた前記負荷素子の構成要素とな
る高抵抗部を有し、前記高抵抗部は前記第１導電層の直
上に位置するものであることを特徴とする半導体記憶装
置。1. A semiconductor memory device having a high resistance part made of a polycrystalline silicon film having a high resistance value during standby as a component of a load element, the first conductive layer being provided above a semiconductor substrate and connected to a constant potential. A second conductive layer provided above the first conductive layer with an interlayer insulating film interposed therebetween, and a high resistance portion serving as a constituent element of the load element provided at a predetermined position of the second conductive layer. The semiconductor memory device, wherein the high resistance portion is located immediately above the first conductive layer.
金属シリサイドからなる２層膜を有することを特徴とす
る請求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the first conductive layer has a two-layer film made of polycrystalline silicon and refractory metal silicide.
特徴とする請求項１記載の半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein the first conductive layer is connected to a ground line.
い膜厚を有することを特徴とする請求項１記載の半導体
記憶装置。4. The semiconductor memory device according to claim 1, wherein the first conductive layer has a thickness larger than that of the second conductive layer.
膜からなる高抵抗部を負荷素子の構成要素とする半導体
記憶装置において、半導体基板上方に設け、かつ一定電
位に接続する第１導電層、前記第１導電層の上方に第１
層間絶縁膜を介して設けられた第２導電層、前記第２導
電層の所定の位置に設けられた前記負荷素子の構成要素
となる高抵抗部、前記第２導電層の上方に第２層間膜を
介して設けられた第３導電層を有し、前記高抵抗部は前
記第１導電層の直上に位置するものであることを特徴と
する半導体記憶装置。5. In a semiconductor memory device having a high resistance portion made of a polycrystalline silicon film having a high resistance value in a standby state as a constituent element of a load element, a first conductive layer provided above a semiconductor substrate and connected to a constant potential. A first layer above the first conductive layer
A second conductive layer provided via an interlayer insulating film, a high resistance portion provided at a predetermined position of the second conductive layer as a constituent element of the load element, and a second interlayer above the second conductive layer. A semiconductor memory device having a third conductive layer provided via a film, wherein the high resistance portion is located directly above the first conductive layer.
絶縁膜の膜厚よりも薄いことを特徴とする請求項５記載
の半導体記憶装置。6. The semiconductor memory device according to claim 5, wherein the thickness of the first interlayer insulating film is smaller than that of the second interlayer insulating film.
Priority Applications (8)
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Families Citing this family (1)
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1988
- 1988-10-21 JP JP63265303A patent/JPH0831533B2/en not_active Expired - Lifetime
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