Claims (18)
플립·플립회로를 구성하는 한쌍의 제1도전형인 제1 및 제2의 구동용트랜지스터 및 한쌍의 제2도전형인 제1 및 제2의 부하용 트랜지스터와 한쌍의 제1 및 제2의 접근용 트랜지스터를 구비한 메모리셀을 포함하는 반도체기억장치며, 상기메모리셀은 소정방으로 뻗은 상기 제1구동용 트랜지스터의 게이트전극과 이 제1구동용 트랜지스터의 게이트전극과 소정간격을 띄어서 동일방향으로 뻗은 상기 제2의 구동용 트랜지스터의 게이트전극과 상기 제1구동용 트랜지스터의 게이트전극과 소정 간격을 띄어서 상기 제1구동용 트랜지스터의 게이트전극이 뻗은 방향과 같은 방향으로 뻗어있는 워드선으로 구성되고, 상기 제1 및 제2의 구동용 트랜지스터의 게이트전극간에는 상기 제1 및 제2의 구동용 트랜지스터의 소스영역이 서로 전기적으로 접속되도록 형성된 것을 특징으로 하는 반도체 기억장치.A pair of first and second drive transistors of a first flip type and a pair of first and second load transistors of a second conductive type and a pair of first and second access transistors constituting a flip-flip circuit. And a memory cell including a memory cell, wherein the memory cell extends in the same direction at a predetermined interval from a gate electrode of the first driving transistor extending in a predetermined direction and a gate electrode of the first driving transistor. And a word line extending in the same direction as the direction in which the gate electrode of the first driving transistor extends at a predetermined distance from the gate electrode of the driving transistor of 2 and the gate electrode of the first driving transistor. And source regions of the first and second driving transistors are electrically connected to each other between gate electrodes of the second driving transistors. A semiconductor memory device, characterized in that.
제1항에 있어서, 상기 제1 및 제2구동용 트랜지스터의 소스영역상에는 저저항층이 추가로 구성된것을 특징으로 하는 반도체 기억장치.The semiconductor memory device according to claim 1, wherein a low resistance layer is further formed on the source region of said first and second driving transistors.
제2항에 있어서, 상기 저저항층은 금속실리사이층을 포함하는것을 특징으로 하는 반도체 기억장치.3. The semiconductor memory device according to claim 2, wherein said low resistance layer comprises a metal silicide layer.
제2항에 있어서, 상기 저저항층은 플리사이드층을 포함하는것을 특징으로 하는 반도체 기억장치.3. The semiconductor memory device according to claim 2, wherein said low resistance layer comprises a flipside layer.
제1항에 있어서, 상기 제1 및 제2의 부하용 트랜지스터는 반도체기판상의 층간절연막상에 형성된 제1 및 제2의 박막 트랜지스터를 포함하며, 상기 제1 및 제2의 접근 트랜지스터에는 상기 제1 및 제2의 박막 트랜지스터의 상방으로 뻗는 제1 및 제2의 비트선이 각각 전기적으로 접속되고, 상기 제1 및 제2의 구동용 트랜지스터의 소스영역에는 상기 제1 및 제2의 박막 트랜지스터와 상기 제1 및 제2의 비트선간에 뻗는 상부가 있는 접지배선층이 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억장치.The first and second load transistors of claim 1, wherein the first and second load transistors include first and second thin film transistors formed on an interlayer insulating film on a semiconductor substrate, and the first and second access transistors include the first and second access transistors. And first and second bit lines extending upward from the second thin film transistor, respectively, and the first and second thin film transistors and the first and second thin film transistors respectively connected to the source regions of the first and second driving transistors. And a ground wiring layer having an upper portion extending between the first and second bit lines.
제5항에 있어서, 상기 접지배선층을 포함하는 것을 특징으로 하는 반도체 기억장치.6. The semiconductor memory device according to claim 5, comprising the ground wiring layer.
제1항에 있어서, 상기 제1구동용 트랜지스터의 드레인영역과 상기 제1접근용 트랜지스터의 소스/드레인영역이 동일영역으로 형성된것을 특징으로 하는 반도체 기억장치.The semiconductor memory device according to claim 1, wherein a drain region of the first driving transistor and a source / drain region of the first access transistor are formed in the same region.
제1항에 있어서, 상기 메모리셀은 제1변과 이 제1변보다 짧은 제2변으로 된 장방형영역에 형성되고, 상기 장방형영역의 제2변을 따라 접지배선층이 되는 비트선과 금속배선층이 소정간격을 띄어서 형성된것을 특징으로 하는 반도체 기억장치.2. The memory cell of claim 1, wherein the memory cell is formed in a rectangular region having a first side and a second side shorter than the first side, and a bit line and a metal wiring layer serving as a ground wiring layer are formed along the second side of the rectangular region. A semiconductor memory device, characterized in that formed at intervals.
플립플롭회로를 구성하는 한쌍의 제1도전형인 제1 및 제2의 구동용 트랜지스터 및 한쌍의 제2도전형인 제1 및 제2의 부하용 트랜지스터와 한쌍의 제1 및 제2의 접근용 트랜지스터를 구비한 메모리셀을 포함하는 반도체기억장치이며, 주표면이 있는 제2도전형의 반도체기판과 상기 반도체기판의 주표면상에 형성된 소자분리절연막과 이 소자분리절연막에 인접하고 상기 반도체기판의 주표면상에 형성된 제1도전형의 불순물영역과 상기 소자분리 절연막상에 형성된 상기 제1구동용 트랜지스터의 게이트전극과 상기 불순물영역에 전기적으로 접속되고 상기 제1구동용 트랜지스터의 게이트전극상에 절연막을 개재시켜 뻗어있는 제1도전층과 이 제1도전층과 상기 게이트전극상에 상기 제1도전층과 상기 게이트전극을 서로 전기적으로 접속하도록 형성된 제2도전층을 구비한것을 특징으로 하는 반도체 기억장치.A pair of first and second driving transistors of a first conductive type and a pair of first and second load transistors of a second conductive type and a pair of first and second access transistors constituting a flip-flop circuit A semiconductor memory device including a memory cell, comprising: a second conductive semiconductor substrate having a main surface, an isolation layer formed on a main surface of the semiconductor substrate, and a main surface of the semiconductor substrate adjacent to the isolation layer; An impurity region of a first conductivity type formed thereon and a gate electrode of the first driving transistor formed on the device isolation insulating film and an impurity region electrically connected to each other and interposing an insulating film on the gate electrode of the first driving transistor. And a second conductive layer extending on the first conductive layer and the gate electrode to electrically connect the first conductive layer and the gate electrode to each other. A semiconductor memory device comprising a conductive layer.
제9항에 있어서, 상기 불순물영역은 상기 제2접근용 트랜지스터의 소스/드레인영역중 하나인것을 특징으로 하는 반도체 기억장치.10. The semiconductor memory device according to claim 9, wherein said impurity region is one of a source / drain region of said second access transistor.
제9항에 있어서, 상기 제2도전층은 상기 제1부하용 트랜지스터의 게이트전극인 것을 특징으로 하는 반도체 기억장치.10. The semiconductor memory device according to claim 9, wherein said second conductive layer is a gate electrode of said first load transistor.
제9항에 있어서, 상기 제1도전층과 제2도전층은 폴리실리콘층인것을 특징으로 하는 반도체 기억장치.10. The semiconductor memory device according to claim 9, wherein the first conductive layer and the second conductive layer are polysilicon layers.
제9항에 있어서, 상기 제2도전층은 상기 제2구동용 트랜지스터의 드레인영역(8)에 다시 전기적으로 접수되는 것을 특징으로 하는 반도체 기억장치.10. The semiconductor memory device according to claim 9, wherein said second conductive layer is again electrically received in a drain region (8) of said second driving transistor.
제9항에 있어서, 상기 제1 및 제2의 부하용 트랜지스터는 반도체기판상의 층간절연막상에 형성된 제1 및 제2의 박막 트랜지스터를 포함하며, 상기 제1 및 제2의 접근용 트랜지스터는 상기 제1 및 제2의 박막 트랜지스터의 상부로 뻗는 제1 및 제2의 비트선이 각각 전기적으로 접속되고, 상기 제1 및 제2의 박막트랜지스터의 게이트전극이 상기 제1 및 제2의 박막트랜지스터의 소스/드레인영역 및 채널영역과 제2 및 제2의 비트선간에 뻗어있는 것을 특징으로 하는 반도체 기억장치.10. The semiconductor device of claim 9, wherein the first and second load transistors include first and second thin film transistors formed on an interlayer insulating film on a semiconductor substrate, and the first and second access transistors comprise the first and second access transistors. First and second bit lines extending over the first and second thin film transistors are electrically connected to each other, and gate electrodes of the first and second thin film transistors are respectively sourced from the first and second thin film transistors. And a drain region and a channel region extending between the second and second bit lines.
플립플롭회로를 구성하는 한쌍의 제1도전형인 제1 및 제2의 구동용 트랜지스터 및 한쌍의 제2도전형인 제1 및 제2의 부하용 트랜지스터와 한쌍의 제1 및 제2의접근용 트랜지스터를 구비한 메모리셀을 포함하는 반도체기억장치이며, 상기 제1 및 제2의 접근용트랜지스터의 게이트전극을 구성하고 소정방향으로 뻗어 형성된 워드선과 이 워드선의 뻗은 방향에 직교하는 방향으로 형성된 전원 전압 배선층을 구비한것을 특징으로 하는 반도체 기억장치.A pair of first and second driving transistors of the first conductive type and a pair of first and second load transistors of the second conductive type and a pair of first and second access transistors constituting a flip-flop circuit. A semiconductor memory device including a memory cell, comprising: a word line formed in the gate electrodes of the first and second access transistors and extending in a predetermined direction, and a power voltage wiring layer formed in a direction orthogonal to the extending direction of the word line; A semiconductor memory device, characterized in that provided.
플립플롭회로를 구성하는 한쌍의 제1도전형인 제1 및 제2의 구동용 트랜지스터 및 한쌍의 제2도전형인 제1 및 제2의 부하용 트랜지스터와 한쌍의 제1 및 제2의접근용 트랜지스터를 구비한 메모리셀을 포함하는 반도체기억장치의 제조방법이며, 반도체기판의 주표면상에 소정간격을 띄어서 상기 제1 및 제2의구동용 트랜지스터의 게이트전극을 형성하는 공정과 상기 제1 및 제2의 구동용 트랜지스터의 게이트전극간에 상기 제1 및 제2의 구동용 트랜지스터의 공통 소스영역을 형성하는 공정과 상기 소스영역상방에 위치한 개구가 있으며 상기 반도체기판과 상기 제1 및 제2의구동용 트랜지스터를 피복하는 절연막을 형성하는 공정과 상기 개구내에 위치하는 상기소스영역의 표면상에 금속실리사이드층을 형성하는 공정으로 구성된것을 특징으로 하는 반도체 기억장치의 제조방법.A pair of first and second driving transistors of the first conductive type and a pair of first and second load transistors of the second conductive type and a pair of first and second access transistors constituting a flip-flop circuit. A method of manufacturing a semiconductor memory device including a memory cell, the method comprising: forming a gate electrode of the first and second driving transistors at a predetermined interval on a main surface of the semiconductor substrate; Forming a common source region of the first and second driving transistors between the gate electrodes of the driving transistors and openings located above the source region, the semiconductor substrate and the first and second driving transistors. And forming a metal silicide layer on the surface of the source region located in the opening. Method of manufacturing sieve memory.
제16항에 있어서, 상기 절연막을 마스크로하여 제1도전형의 불순물을 상기 소스영역으로 도입하는 공정을 추가구성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.17. The manufacturing method of a semiconductor memory device according to claim 16, further comprising a step of introducing an impurity of a first conductivity type into the source region using the insulating film as a mask.
제16항에 있어서, 상기 금속실리사이드층은 티타늄실리사이드층인것을 특징으로 하는 반도체 기억장치의 제조방법.17. The method of claim 16, wherein the metal silicide layer is a titanium silicide layer.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.