JPH1186588A

JPH1186588A - メモリアレー及びメモリアレーにおける冗長素子ヒューズを低減する方法

Info

Publication number: JPH1186588A
Application number: JP10184965A
Authority: JP
Inventors: Joerg Vollrath; フォルラートイェルク
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1997-06-30
Filing date: 1998-06-30
Publication date: 1999-03-30
Also published as: EP0889408B1; EP0889408A3; CN1206247A; EP0889408A2; US5831917A

Abstract

(57)【要約】【課題】ＤＲＡＭアレーにおける冗長素子の実装に必
要な面積を減らすことにより、所定のチップ上に配設可
能な主アレー素子及び／又は冗長素子の数を増加させ
る。【解決手段】メモリアレーが第１の複数のヒューズ共
有冗長素子を有しており、該第１の複数の冗長素子によ
りメモリアレー内の欠陥素子が交換される。メモリアレ
ーは第１のヒューズと、前記第１のヒューズ共有冗長素
子内の第１の冗長素子グループを有する。第１の冗長素
子グループは第１のヒューズを最高次アドレスヒューズ
として共有する。メモリアレーはさらに前記第１の複数
のヒューズ共有冗長素子内に第２の冗長素子グループを
有する。第２の冗長素子グループは前記第１の冗長素子
グループと排他的な関係にある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の設計と
製造に関する。より詳細には、メモリ回路内の回路密度
を高めるための改良された技術に関する。

【０００２】ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）やフィールドプログラマブル論理デバイス等の
メモリ回路では、メモリセルは通常アドレシングのため
に行列に配置される。例えば典型的なＤＲＡＭチップは
最大６４００万個以上のセルを有するものもあり、それ
らのセルは行列に配置されてワード線及びビット線によ
りアドレシングされる。ＤＲＡＭ回路およびその設計は
当業者には公知であるので、以下においてその説明は省
略する。

【０００３】典型的なＤＲＡＭチップでは、主アレー内
の数百万個ものセルのうち数個が欠陥を有していること
がある。このような場合チップ全体を廃棄してしまう代
わりに、設計者は欠陥セルの交換となる冗長セルを利用
する。チップの使用中、冗長セルが欠陥セルに代わって
使用され、それによってメモリ回路をあたかも欠陥が無
かったかのごとく使用できる。

【０００４】製造中に主メモリアレー内の１個のセルが
欠陥品であると分かった場合、通常その欠陥セルを含む
行又は列全体を冗長行又は列で交換する。説明を容易に
するため、セルの行又は列全体を素子と呼ぶ。同様な理
由で以下の説明は行とその交換に関するものとするが、
列とその交換にも同様に当てはまることは言うまでもな
い。

【０００５】主アレー内で欠陥素子の代わりに冗長素子
を用いる場合、公知の技術では製造中に冗長回路のイネ
ーブルヒューズを設定することにより、主アレー素子の
代わりに冗長素子を利用することが明示される。この冗
長素子により交換される欠陥主アレー素子のアドレス
は、交換時に該冗長素子のアドレスヒューズを設定する
ことにより特定される。ＤＲＡＭセルの中にはイネーブ
ルヒューズとアドレスヒューズの値をイネーブルラッチ
とアドレスラッチにそれぞれロードできるものもある。
イネーブルラッチ内に、冗長素子を使用すべきことを示
す値が納められていれば、その冗長素子が、アドレスラ
ッチによりアドレスが特定されている欠陥主アレー素子
の代わりに使用される。

【０００６】図１には主アレー１０２を有するＤＲＡＭ
チップ１００が非常に単純化して示されている。図示の
主アレー１０２は４行すなわち４素子（０〜３）しか有
していないが、これは説明を容易にするためであり、実
際にはそれ以上の素子を有する。図にはまた冗長行ない
し素子１０４が示されており、素子０〜３のいずれかの
代わりに使用することができる。実際のＤＲＡＭチップ
でははるかに多くの素子行が存在する。主アレーは複数
のサブアレーを有することもできるが、図示のＤＲＡＭ
チップでは説明の簡略化のために４行の素子を有する１
個の主アレーのみが示されている。

【０００７】素子０〜３の何れかを交換するために、冗
長素子１０４は２個のアドレスビットＡ１とＡ０に関連
付けされる。アドレスビットの値により、デコーディン
グロジック回路に対して、主アレー１０２のどの主アレ
ー素子が冗長素子１０４により交換されるべきかが特定
される。図２には公知の技術において冗長素子１０４の
ために交換アドレスを特定するために使用される冗長回
路が示されている。同図から分かるように冗長回路２１
０は冗長素子１０４を含み、該冗長素子１０４はデコー
ディングロジック２０２に接続されている。デコーディ
ングロジック２０２は製造時に設定されるイネーブル及
びアドレスヒューズに基づいて、冗長素子１０４を使用
して欠陥主アレー素子を交換るべきかどうか、またその
必要があればどの欠陥主アレー素子を交換るかを判断す
る。

【０００８】図２ではイネーブルヒューズはイネーブル
ヒューズＥＦとして、また図１の例における２個のアド
レスヒューズはアドレスヒューズＦ１、Ｆ０として示さ
れている。今ここで説明のために、主アレー素子２が欠
陥を有していると、ＤＲＡＭセル１００の品質管理工程
で明らかとなったとする。この場合、イネーブルヒュー
ズＥＦがセットされて冗長アレー素子１０４を代わりに
使用すべきであることが示される。アドレスヒューズＦ
１がセットされる一方、アドレスヒューズＦ０はセット
されないことにより“１０”のビットパターンが形成さ
れ、それによって冗長素子１０４を主アレー素子２の代
わりに使用することが指定される。

【０００９】ＤＲＡＭチップのパワーアップすなわちラ
ン時間中、イネーブルヒューズＥＦ内の値が図２に示す
イネーブルラッチＥＬにロードされる。アドレスヒュー
ズＦ１とＦ０内の値もまたアドレスラッチＡＬ１とＡＬ
０にそれぞれロードされ、その結果例えばアドレスラッ
チＡＬ１には値“１”が、またアドレスラッチＡＬ０に
は値“０”が記憶される。ラッチを使用するのは、その
方がヒューズに較べてラン時間中における読み出しが速
く行え、従ってＤＲＡＭセルの動作速度を最適化できる
からである。イネーブルラッチＥＬを調べることによ
り、デコーディングロジック２０２は、欠陥アレー素子
を冗長素子１０４で交換するべきことを検出できる。ま
た、アドレスラッチＡＬ１とＡＬ０を検査することによ
り、デコーディングロジック２０２は欠陥アレー素子２
の代わりに冗長素子１０４を使用すべきであることを検
出できる。

【００１０】図２に関連して説明した公知技術によって
も欠陥主アレー素子を交換ることはできるが、短所もあ
る。例えば、ＤＲＡＭチップの容量拡大に伴い、さらに
多くの主アレーメモリ素子及び／又は冗長素子を一定の
寸法のチップ内に入れることが必要となっている。しか
し、ＤＲＡＭチップ上での個々のヒューズが占める面積
は無視できず、公知技術においては多くのヒューズが必
要とされるため、それらヒューズを収容するためのダイ
寸法も大型化しなければならなくなる。

【００１１】例えば、アレーが２^ｎ個の素子を有する場
合、ｎ個のアドレスヒューズが個々の冗長素子に対して
必要となる。前記したように冗長素子にはそれぞれ、該
冗長素子をラン時間中に使用すべきかどうかを示すため
の１個のイネーブルヒューズが必要である。従って公知
技術において個々の冗長素子に必要とされるヒューズの
数は全部でｎ＋１個である。アレー１個に対してｍ個の
冗長素子が設けられている場合、全部でｍ×（ｎ＋１）
個のヒューズが（主アレー内において最大ｍ個の欠陥素
子を交換るために）必要である。当業者には明らかなよ
うに、ヒューズの総数を減らすことが出来れば、ダイ寸
法を低減でき、従ってＤＲＡＭチップの寸法を低減する
と共に／又はＤＲＡＭ密度を向上できる。

【００１２】以上述べた如く、ＤＲＡＭアレーに冗長素
子を設ける際にそれら冗長素子の占める面積を低減で
き、従ってより多くの主アレー素子及び／又は冗長素子
を所定のチップ上に配設できる方法が望まれている。

【００１３】

【課題を解決するための手段】本発明の方法では、メモ
リアレー内において第１の複数の冗長素子を実装するた
めに必要なアドレスヒューズの数が減らされる。この方
法では、第１の複数素子内の冗長素子が少なくとも３個
あるかどうかがまず判断される。第１複数冗長素子内の
冗長素子が少なくとも３個ある場合、第１複数冗長素子
から第１の冗長素子グループを形成することにより、ア
ドレスヒューズが最適化される。最適化ステップにおい
てはさらに、第１複数冗長素子から第２の冗長素子グル
ープが形成される。第２冗長素子グループは第１冗長素
子グループとは互いに排他的な関係にある。最適化ステ
ップにおいてはさらに、第１冗長素子グループの冗長素
子内で共通に使用される第１のヒューズが設けられる。
この第１ヒューズは、第１冗長素子グループの冗長素子
の内、最高次アドレスヒューズとして機能する。

【００１４】別の実施例ではメモリアレーが提案され
る。このメモリアレーは第１の複数のヒューズ共有冗長
素子を有し、それらによってメモリアレーの欠陥素子が
交換られる。メモリアレーは第１のヒューズと、前記第
１の複数のヒューズ共有冗長素子の第１の冗長素子グル
ープを含む。冗長素子の第１グループは前記第１ヒュー
ズを最高次アドレスヒューズとして共有する。メモリア
レーはさらに、第１の複数のヒューズ共有冗長素子内の
冗長素子の第２グループを含む。この冗長素子の第２グ
ループは、前記冗長素子の第１グループとは相互に排他
的である。

【００１５】さらに別の実施例における方法ではコンピ
ュータを利用して、メモリアレーの第１の複数欠陥素子
が、第１の複数のヒューズ共有冗長素子の冗長素子と交
換られる。このコンピュータを用いた方法では、まず第
１の複数欠陥素子内の欠陥素子の数が、第１複数のヒュ
ーズ共有冗長素子の内の冗長素子の数より少ないかどう
かが検出される。第１複数の欠陥素子の欠陥素子の数
が、第１の複数のヒューズ共有冗長素子の冗長素子の数
より少なければ、複数のダミー欠陥素子が第１複数の欠
陥素子に付加されて、第１複数欠陥素子の欠陥素子数
が、第１複数ヒューズ共有冗長素子の冗長素子数にまで
増加される。

【００１６】コンピュータを利用した方法においてはさ
らに、第１複数欠陥素子の欠陥素子数が少なくとも３で
あるかが判断される。第１複数欠陥素子の欠陥素子数が
少なくとも３であれば、該第１複数欠陥素子から第１の
欠陥素子グループを形成するステップを経て、個々の第
１複数欠陥素子が、個々の第１複数冗長素子によって置
換される。第１欠陥素子グループ内の欠陥素子）は、最
高次アドレスビット位置において等しいビット値を有す
る。。この置換ステップではさらに、第１複数欠陥素子
から第２の欠陥素子グループが形成される。第２欠陥素
子グループは第１欠陥素子グループに対して互いに排他
的である。置換ステップはさらに、個々の第１欠陥グル
ープ素子を、個々の第１冗長素子グループに割り当てて
置換するステップを含む。

【００１７】

【発明の実施の形態】以下に本発明の実施例を図面を参
照して説明する。

【００１８】概して本発明によるヒューズ節約方法は、
ＤＲＡＭや同期ＤＲＡＭ（ＳＤＲＡＭ）などのランダム
・アクセス・メモリ（ＲＡＭ）等、メモリ集積回路（Ｉ
Ｃ）の製造時、および欠陥主アレー素子の交換時のいず
れにおいても用いることができる。その他のＩＣとして
は、フィールドプログラマブルゲートアレー（ＦＰＧ
Ａ）その他の論理チップが含まれる。ＤＲＡＭの製造
時、ヒューズ節約技術を用いて、冗長素子間でいかにし
てヒューズを共有するかが決定される。これは、冗長素
子の数が通常ＤＲＡＭ回路の種類によって異なるからで
ある。例えば、製造技術やデザインルールが異なれば、
ＤＲＡＭ回路の欠陥率も異なってくる。従って、仮に例
えば性能が同じＤＲＡＭ回路であっても、冗長素子数が
異なる場合がある。以下、本発明のヒューズ節約方法が
製造時に適用される場合を「製造時応用」と呼ぶ。

【００１９】これに対して、ＤＲＡＭ回路の製造後に、
欠陥素子を交換るために該欠陥素子をいかに冗長素子に
割り当てるかを決定する際に、本発明のヒューズ節約技
術を用いる場合もある。欠陥素子は製造後、すなわち完
成したＤＲＡＭ回路の品質管理試験中に発見されること
が多い。冗長素子内のヒューズの数は本発明のヒューズ
節約技術の製造時応用によってすでに最適化されている
ため、ヒューズを共有可能な欠陥素子を正しく適切なヒ
ューズ共有冗長素子グループに割り当てることが重要で
ある。このようにヒューズ節約技術を交換時において欠
陥素子に適用することにより、個々の欠陥素子が、ヒュ
ーズを部分的に共有しているにも関わらず、個々の冗長
素子により一対一対応される。

【００２０】より詳細には、ある一定の寸法以上では、
欠陥素子はその高次ビット、すなわちより多くの有効ビ
ットを共有し始める。例えば今、わずか１６個の主アレ
ー素子を有したＤＲＡＭアレーがあると仮定する。これ
ら１６個の主アレー素子を一義的にアドレシングするに
は、４個のアドレスビット（Ａ３，Ａ２，Ａ１，Ａ０）
が必要である。１６個の主アレー素子のうち５個が欠陥
を有していることが交換時に分かったとする。図３にこ
れら５個の欠陥素子とそのアドレスを示す。３個の欠陥
素子０００１，０１１０，０１１１が最高次ビットＡ３
（値はこの場合０）を共有している。従って、製造中に
冗長素子の一部をグループ化して、高次ビットの一部を
共有ヒューズで表すことにより、ヒューズ面積を節約で
きる。重要なのは、交換時に欠陥素子を交換する際の柔
軟性に悪影響が与えられることの無いようにヒューズを
共有することである。換言すれば、欠陥素子の交換が、
そのアドレスをヒューズ共有冗長素子によって表せない
という理由で不可能になるといった状況を生じさせては
ならない。

【００２１】以下に本発明の実施例と公知技術による方
法を対比して説明する。今、合計１６個の主アレー素子
を有するＤＲＡＭアレーの合計６個の欠陥素子を交換可
能にするために、６個の冗長素子が設けられているとす
る。図４Ａにはこれら６個の冗長素子と、公知技術によ
り通常設けられるヒューズが示されている。この場合、
合計６ｘ４すなわち２４個のアドレスヒューズがある
（１６個の主アレー素子のうちの任意の素子を一義的に
アドレスするためには４個のアドレスヒューズが必要で
ある）。さらに６個のイネーブルヒューズＥ１−Ｅ６が
あり、合計で３０個のヒューズがある。図４Ｂには公知
技術において、図３の例における欠陥素子（アドレス０
００１，０１１０，０１１１，１００１，１１１０を有
する素子）の交換を行うために、図４Ａのヒューズがど
のように交換時にセットされるかが例示されている。ま
た、セットされたイネーブルヒューズも示されている。
セットされないヒューズはＸ印で表されている。

【００２２】図５には実施例の１つにおける６個の冗長
素子と、ヒューズ節約のために隣接冗長素子間で共有さ
れるヒューズが示されている。製造時、冗長素子はグル
ープ分けされて、冗長素子Ｒ１〜Ｒ３が最高次ヒューズ
Ｆ３を共有する（円で囲まれた冗長素子Ｒ１，Ｒ２，Ｒ
３により示されている）。冗長素子Ｒ１〜Ｒ２はまた、
２番目に高次のヒューズＦ２も共有する。このヒューズ
Ｆ２は別のグループを構成する冗長素子Ｒ４〜Ｒ６によ
っても共有される。

【００２３】従って、２個のＦ３ヒューズが節約できる
ことになる（冗長素子Ｒ１、Ｒ２、Ｒ３間の共有のため
にＦ３ヒューズ１個だけが必要であるため）。さらに、
２個のＦ２ヒューズが節約でき（Ｒ１／Ｒ２とＲ４／Ｒ
５それぞれのグループに対して１個ずつ）、全体で４個
のヒューズが節約できる。この本発明による冗長素子間
でヒューズを共有するためのアルゴリズムについては、
後に図８を参照して説明する。

【００２４】図６は図５の冗長素子の簡略化された回路
図である。同図においてヒューズＦ３が冗長素子Ｒ１，
Ｒ２，Ｒ３間で共有されている。ヒューズＦ２は冗長素
子Ｒ１とＲ２によって共有されている。もう１つのヒュ
ーズＦ２は冗長素子Ｒ４とＲ５により共有されている。

【００２５】図７には、図５の冗長素子のヒューズをい
かに交換時においてセットすることにより、先の図３の
例の欠陥アレー素子（アドレスが０００１，０１１０，
０１１１，１１１０の素子）の交換を行うことができる
かが示されている。イネーブルヒューズがセットされて
いない限り冗長素子はラン時間中に使用されないため、
冗長素子Ｒ２に接続された共有ヒューズの一部がセット
されていても（例えばヒューズＦ２は０にセットされて
いる）エラーは生じない。冗長素子Ｒ２は使用しない
が、それはラン時間中に主アレー素子と交換するためで
ある。冗長素子Ｒ１，Ｒ３，Ｒ４，Ｒ５及びＲ６のヒュ
ーズ、及び共有されたヒューズによって、図３の例にお
ける欠陥素子（すなわちアドレスが０００１，０１１
０，０１１１，１００１の素子）の個々のアドレスが完
全に表される。この例における交換手法の応用について
は、図１０と１１を参照して説明する。

【００２６】本発明の方法の柔軟性をさらに説明するた
めに、以下の状況、すなわち品質管理試験中に３個の欠
陥素子０００１，０１０１，１１１１が見つかったとす
る。この場合、これら３個の欠陥素子はそれぞれ図５の
冗長素子Ｒ１，Ｒ３，Ｒ４により交換することができ
る。この例における交換手法の応用については、図１０
と１２に関連してより詳細に説明する。

【００２７】別の例として、交換中に欠陥素子０００
０，０００１，００１０，００１１，０１００，１１０
１が見つかったとする。この場合、これら６個の欠陥素
子はそれぞれ冗長素子Ｒ１，Ｒ２，Ｒ３，Ｒ６，Ｒ４，
Ｒ５により交換することができる。この例における交換
手法については図１０と１３に関連してより詳細に説明
する。

【００２８】図８には、本発明の１実施例においてヒュ
ーズ共有の目的で、製造中に任意の冗長素子グループ内
の冗長素子をグループ化するための方法の概要が示され
ている。この方法はステップ８０２においてビット位置
カウンタ値Ｘを０に、節約されたヒューズの総数（Ｔ
Ｓ）を０に、およびＭを冗長素子の数にセットするステ
ップから始まる。

【００２９】最初の反復では、設けられた全ての冗長素
子のグループ全体が処理される。後に説明するように、
このグループは反復的に分割され該グループが３未満に
なるまで処理される。ステップ８０２の次は、ステップ
８０４において、このグループ内に少なくとも３個の冗
長素子があるかどうかが判断される。３個未満であれ
ば、これ以上冗長素子をグループ化し隣接する冗長素子
のヒューズ素子を共有してヒューズの節約を図ろうとし
ても交換柔軟性が損なわれるだけであるため、このグル
ープに対する処理はステップ８２０で終了する。

【００３０】一方、３個以上の冗長素子がある場合、本
実施例の方法ではまず最初にＭ個の冗長素子のグループ
が２つのグループＡ及びＢに分割される。ステップ８０
６では、ＩＮＴ（Ｍ／２）個の冗長素子がグループＡと
してグループ化される（演算子ＩＮＴはＭ／２がすでに
整数でなければＭ／２の値を高い方の整数に切り上げ
る）。図４Ａの例で言えば、６個の冗長素子がある（す
なわちＭ＝６）ので、グループＡは３個の冗長素子Ｒ
１，Ｒ２，Ｒ３により構成される。

【００３１】ステップ８０８では、残りの冗長素子（す
なわちＭ−ＩＮＴ（Ｍ／２））がグループＢとしてグル
ープ化される。図４Ａに関して言えば、グループＢは３
個の冗長素子Ｒ４，Ｒ５，Ｒ６から構成される。グルー
プＡ，Ｂは図９において「第１反復」という見出しにお
いて示されている。

【００３２】ステップ８１０では、ビット位置Ｘ（現在
Ｘ＝０）のヒューズが、グループＡ内の冗長素子間で共
有される。従って、ヒューズＦ３（ビット位置Ｘ＝０）
が図５の冗長素子Ｒ１，Ｒ２、Ｒ３によって共有され
る。この共有は図９においても、冗長素子Ｒ１，Ｒ２，
Ｒ３がヒューズＦ３を共有して一緒にグループ化されて
いることによっても示されている。ステップ８１２で
は、ビット位置カウンタ値Ｘが１だけ増加されている。
この第１反復後のヒューズ節約総数（ＴＳ）は以下の式ＴＳ＝ＴＳ＋ＩＮＴ（Ｍ／２−１）（式１）によって表される。この式において、ＴＳはこれまでに
節約されたヒューズの総数、Ｍはこの反復における冗長
素子の数、そして演算子ＩＮＴは（Ｍ／２−１）がすで
に整数でなければその値を高い方の整数に切り上げる。
Ｍはこの反復の場合６であるから、ＴＳの値は今のとこ
ろ０＋ＩＮＴ（６／２−１）すなわち２である。

【００３３】その後、この方法をステップ８０４から、
グループＡを冗長素子の新しい第１グループとして用い
て繰り返す。すなわち、グループＡは今度はそれ自体を
別個の実行スレッドとして処理される。反復操作を円滑
にするために、グループＡの新しい値Ｍは現在グループ
Ａ内にある冗長素子の数に等しくセットされ（ステップ
８１４）、Ｘの値も現在のＸ値に等しくされる。グルー
プＡは現在３個の冗長素子（Ｒ１，Ｒ２，Ｒ３）を有し
ているため、第１グループに対してＭ＝３である。ビッ
トカウンタ値Ｘは１のままで第２の反復に進む。

【００３４】この方法はまたグループＢに対しても、そ
れを冗長素子の別個のグループとして実行される。この
第２のグループＢはその値ＭがグループＢ内の冗長素子
数に等しくセットされ（ステップ８１６）、そのＸ値が
現在のＸ値に等しくセットされる。グループＢは現在３
個の冗長素子（Ｒ４，Ｒ５，Ｒ６）を有しているので、
このグループではＭ＝３である。この第２のグループの
ビットカウンタ値Ｘは１となって第２の反復に進む。

【００３５】引き続いて第１と第２の両方の冗長素子グ
ループがそれぞれのＭ値並びに新しいビットカウンタ値
Ｘと共にステップ８０４に戻り、反復操作が行われる
（ステップ８１８）。図９には、「第１反復」という見
出しの元で、第１反復すなわち２つのグループ（Ｒ１／
Ｒ２／Ｒ３とＲ４／Ｒ５／Ｒ６）が第２の反復に入力さ
れた後の結果が示されている。これら２のグループは２
個の別個の実行スレッドとして、すなわち２個の新しい
処理対象として処理される。

【００３６】第２の反復では、第１または第２のどちら
のグループを最初に処理してもかまわない。第１のグル
ープ（すなわち３個の冗長素子Ｒ１／Ｒ２／Ｒ３を含む
先のグループ）が処理される場合、そのＭ値は３、すな
わち３未満である（ステップ８０４）。従って、次にこ
の方法はステップ８０６に進み、この第１のグループ
（すなわち冗長素子Ｒ１，Ｒ２，Ｒ３を有するグルー
プ）から新たにグループＡとＢが作成される。新グルー
プＡは前述したように、２個の冗長素子Ｒ１，Ｒ２を有
することになる。新グループＢは残りの冗長素子Ｒ３を
有することになる。この状況は図９に「第２反復」の見
出しのもとで示されている。

【００３７】ステップ８１０では、位置Ｘのヒューズが
新グループＡによって共有される。Ｘが１なので、冗長
素子Ｒ１，Ｒ２用のヒューズＦ２が共有される。ステッ
プ８１２では、ビットカウンタ値Ｘが３に更新される。
この反復後に節約されるヒューズの総数（ＴＳ）はＴＳ
＋ＩＮＴ（Ｍ／２−１）、すなわち２＋ＩＮＴ（３／２
−１）、すなわち２＋１＝３である。冗長素子Ｒ１、Ｒ
２を含むグループの第２反復後の結果は図９において
「第２反復」の見出しで示されている。

【００３８】ステップ８１４、８１６、８１８によれ
ば、これら２つの新しい（一方はＲ１／Ｒ２、他方はＲ
３を有する）グループが反復的に処理される。しかし、
いずれのグループもステップ８０４のテストすなわち第
３反復の最初におけるテストにパスしないため、これら
２つの新グループの処理はステップ８２０で終了する
（第３の反復が行われない）。

【００３９】第２反復の第２グループ（３個の冗長素子
Ｒ４，Ｒ５，Ｒ６を有している）も同様に第２反復にお
いて別個の実行スレッドとして処理される。この３個の
冗長素子Ｒ４／Ｒ５／Ｒ６を有する第２グループの処理
において該第２グループを２分割し冗長素子Ｒ４とＲ５
にヒューズＦ２を共有させることにより、更なるヒュー
ズの節約が得られる（図９）。この反復後の節約ヒュー
ズ総数（ＴＳ）はＴＳ＋ＩＮＴ（Ｍ／２−１）、すなわ
ち３＋ＩＮＴ（３／２−１）、すなわち３＋１＝４であ
る。

【００４０】ステップ８１４、８１６、８１８では３個
の冗長素子Ｒ４／Ｒ５／Ｒ６を有するグループから分割
された２つの新しいグループが反復的に処理される。図
９の例を参照すれば、これら２個の新グループはそれぞ
れ冗長素子Ｒ４／Ｒ５とＲ６を有する。しかし、そのい
ずれのグループも第３の反復の最初におけるステップ８
０４のテストをパスしない（すなわち、いずれも少なく
とも３個の冗長素子を有さない）ので、これら２つの新
グループに対する処理はステップ８２０で終了する。

【００４１】図５と９から明らかなように、図８の方法
を実施するこおにより、４個のヒューズ（Ｆ３が２個、
Ｆ２が２個）が節約され、この値すなわち４が第２反復
後にＴＳによって表される。図８の一般的方法を任意の
数の冗長素子を有する任意の冗長素子グループに対して
適用する場合に関しては、読者において練習として実行
されたい。

【００４２】ヒューズを冗長素子間で共有したＤＲＡＭ
ＩＣの製造が完了したなら、ＤＲＡＭＩＣを試験に
供して主アレー素子の内の欠陥素子の数と場所を検査す
る。欠陥アレー素子はヒューズ共有冗長素子によって交
換される。本発明の別の実施例による方法では、欠陥素
子がヒューズ共有冗長素子に割り当てられる。冗長素子
の中にはすでにヒューズを共有しているものもあるか
ら、欠陥素子を冗長素子の正しいグループに割り当てる
ことが重要である。さもなければ、交換柔軟性が損なわ
れる、すなわち交換できない欠陥素子が生ずる。

【００４３】図１０には、本発明の別の実施例における
方法が示されている。この方法は交換時に用いられて、
欠陥素子をグループ化し、その後個々の欠陥素子をヒュ
ーズ共有冗長素子の内の適当な冗長素子に割り当てる。
該方法はステップ１００１において一義的なアドレス
（すなわち本当の欠陥素子のアドレス以外の、重ならな
いアドレス）を有する十分な数のダミー欠陥素子を足す
ことにより開始される。それによって、欠陥素子（実際
の素子とダミー素子）の総数が、設けられた冗長素子の
数と等しくされる。典型的にはダミー欠陥素子にはフラ
ッグが付けられて、冗長素子に割り当てられた後、それ
ら冗長素子に関連付けられたイネーブルヒューズがセッ
トされないようにされる（なぜなら、これらの欠陥素子
はダミーであり、割り当て目的のみで付加されるもので
あり、実施に交換を行うためのものではないから）。図
示のように、ダミー素子を新規で非自明的な方法で付加
することにより、製造時に発見された欠陥素子の数（最
大は設けられた冗長素子の総数）に関わらず、正しい割
り当てを行うことができる。

【００４４】ステップ１００２では、ビット位置カウン
タ値Ｘが０に初期化され、値Ｍが発見された欠陥素子の
数にセットされる。ステップ１００２に先だって、冗長
素子をアドレス毎にソートすなわち順序変更（例えば小
さい順に）しておくこともできる。

【００４５】第１の反復では、発見された全ての欠陥素
子のグループ全体が処理される。後に説明するように、
このグループは反復的に分割され、３より小さくなるま
で処理される。ステップ１００２に続いて、ステップ１
００４では少なくとも３個の欠陥素子がこのグループ内
にあるかどうかが判断される。欠陥素子数が３個未満で
あれば、このグループに対する処理はステップ１０２０
で終了し、割り当てが即座に開始される。処理後の割り
当てに関しては後ほど説明する。

【００４６】一方、欠陥素子数が３個以上であれば、Ｍ
個の欠陥素子を有するグループをＡとＢの２グループに
分割する。ステップ１００６では、ビット位置Ｘにおい
て共通のビット（１又は０）を共有するＩＮＴ（Ｍ／
２）欠陥素子がグループＡとしてグループ化される（Ｍ
／２がすでに整数でなければ、演算子ＩＮＴによりその
値が高い方の整数に切り上げられる）。図３の例を参照
すれば、５個の欠陥素子がある（Ｍ＝５）。従って、一
義的なアドレスを有するダミー欠陥素子を付加すること
により、欠陥素子の総数（実際とダミー）を冗長素子の
数に等しくする。図１１に示すように、ダミー素子はダ
ミー素子Ｄ２（アドレスは００１０）として示してあ
る。このダミー素子にはフラッグ（図１１のアステリス
クで示す）が付けられ、冗長素子に割り当てられた後に
該冗長素子に関連するイネーブルヒューズがセットされ
ることを防止している。図１１の実施例においても、欠
陥素子の元のグループはダミー欠陥素子の付加後、小さ
い順にソートされる。

【００４７】グループＡは３個の欠陥素子Ｄ１，Ｄ２，
Ｄ３により構成される。このグループ化は図１１におい
て「第１反復」との見出しのもとに示されている。この
グループ化は、欠陥素子Ｄ１，Ｄ２，Ｄ３の欠陥素子が
全て同じビット値“０”を有するので正しい。

【００４８】ステップ１００８では、残りの欠陥素子
（すなわちＭ−ＩＮＴ（Ｍ／２））がグループＢとして
グループ化される。図３の例では、グループＢは３個の
残りの欠陥素子Ｄ４，Ｄ５，Ｄ６により構成される。こ
のグループ化は図１１においても「第１反復」の見出し
の下で示されている。

【００４９】ステップ１０１０では、ビット位置Ｘ（現
在Ｘ＝０）のヒューズがグループＡ内の欠陥素子間で共
有される。従って、ヒューズＦ３（ビット位置Ｘ＝０）
が図１１の欠陥素子Ｄ１，Ｄ２，Ｄ３間で共有される。
ステップ１０１２では、ビット位置カウンタ値Ｘが１だ
け増加される。

【００５０】その後、この方法はステップ１００４から
始めてグループＡを新しい第１の欠陥素子グループとし
て使用して反復的に実行される。すなわち、グループＡ
は今度はそれ自体により、別個の実行スレッドとして処
理される。反復操作のために、グループＡの新たなＭ値
が、グループＡ内の現在の欠陥素子数に等しくセットさ
れ（ステップ１０１４）、Ｘ値も現在のＸ値に等しくさ
れる。グループＡは現在３個の欠陥素子（Ｄ１，Ｄ２，
Ｄ３）を有しているのでＭ＝３であり、ビットカウンタ
値Ｘは１として、第２の反復に進行する。

【００５１】この方法はグループＢに対しても別個の欠
陥素子グループとして実行される。この第２のグループ
Ｂは値Ｍが該グループ内の欠陥素子数に等しくセットさ
れ（ステップ１０１６）、Ｘ値は現在のＸ値に等しい。
グループＢは現在３個の欠陥素子（Ｄ４，Ｄ５，Ｄ６）
を有しているのでＭ＝３であり、ビットカウンタ値Ｘは
１として第２の反復に進む。

【００５２】その後、第１と第２欠陥素子グループの両
方が、それぞれのＭ値と新たなビットカウンタ位置値Ｘ
と共にステップ１００４に戻り、反復操作が行われる
（ステップ１０１８）。図１１には、「第１反復」の見
出しの下で、第１反復、すなわち２個のグループ（それ
ぞれＤ１／Ｄ２／Ｄ３とＤ４／Ｄ５／Ｄ６を有する）が
第２反復に入力される直前までが示されている。これら
２つのグループは別個の実行スレッド、すなわち２個の
新たな別個のプロセスとして処理される。

【００５３】第２の反復では、第１グループ又は第２グ
ループのいずれを最初に処理してもかまわない。第１グ
ループ（３個の欠陥素子Ｄ１／Ｄ２／Ｄ３を有する以前
のグループＡ）を最初に処理する場合、そのＭ値は３す
なわち３未満でない（ステップ１００４）。従って、こ
の実施例の方法はステップ１００６に進み、この第１グ
ループ（欠陥素子Ｄ１，Ｄ２，Ｄ３を有する）から新た
にグループＡとグループＢを作成する。新グループＡは
前述のように、ＩＮＴ（Ｍ／２）個の欠陥素子を有す
る。欠陥素子Ｄ１／Ｄ２／Ｄ３を有するグループの欠陥
素子Ｄ１，Ｄ２は同じビット値“０”を現在のビットカ
ウンタ位置Ｘ（現在Ｘ＝１）において共有するので、欠
陥素子Ｄ１とＤ２は新グループＡとしてグループ化され
る。従って、新グループＡは２個の欠陥素子Ｄ１，Ｄ２
を持つことになる。新グループＢは残りの欠陥素子Ｄ３
を有する。この状況は図１１に「第２反復」の見出しの
下で示されている。

【００５４】ステップ１０１０では、位置Ｘのヒューズ
が新グループＡのために共有される。Ｘは現在１なの
で、欠陥素子Ｄ１，Ｄ２のためのヒューズＦ２が共有さ
れる。これは、欠陥素子Ｄ１，Ｄ２の両方がビット位置
Ｘ＝１において共通のビット値“０”を共有しているか
らである。ステップ１０１２では、ビットカウンタ値Ｘ
が３に更新される。欠陥素子Ｄ１とＤ２を有するグルー
プに対する代表２の反復の終了時点での結果が図９に、
「第２反復」の見出しの下に示されている。

【００５５】ステップ１０１４、１０１６、１０１８に
よれば、これら２つの新たなグループ（一方はＤ１／Ｄ
２、他方はＤ３を有する）が反復的に処理される。しか
し、これら２つのグループのいずれもステップ１００４
のテスト、すなわち第３反復の始めにおけるテストをパ
スしない（つまり、いずれも少なくとも３個の欠陥素子
を有していない）ためこれら２つの新グループに対する
処理はステップ１０２０において終了する（すなわち、
第３の反復は行われない）。

【００５６】第２反復の第２グループ（３個の欠陥素子
Ｄ４，Ｄ５，Ｄ６を有する）も同様に、第２反復に送ら
れ、第２反復において別個の実行スレッドとして処理さ
れる。そのＭ値は３、すなわち３未満でない（ステップ
１００４）。従って、本実施例の方法はステップ１００
６に進み、この第２のグループ（欠陥素子Ｄ４，Ｄ５，
Ｄ６を有する）から新たにグループＡとグループＢを作
成する。新グループＡは前述のように、ＩＮＴ（Ｍ／
２）個の欠陥素子を有する。欠陥素子Ｄ４／Ｄ５／Ｄ６
から構成されるグループの欠陥素子Ｄ４，Ｄ６は同じビ
ット値“１”を現在のビットカウンタ位置Ｘ（現在Ｘ＝
１）において共有する。従って、新グループＡは２個の
欠陥素子Ｄ４，Ｄ６を有することになる。新グループＢ
は残りの欠陥素子Ｄ５を有する。この状況は図１１に
「第２反復」との見出しの下で示されている。

【００５７】ステップ１０１０では、位置Ｘでのヒュー
ズが新グループＡのために共有される。Ｘは現在１なの
で、欠陥素子Ｄ４、Ｄ６用のヒューズＦ２が共有され
る。これは、欠陥素子Ｄ４、Ｄ６の両方が共通のビット
値“１”をビット位置Ｘ＝１において共有するからであ
る。ステップ１０１２では、ビットカウンタ値Ｘが３に
更新される。欠陥素子Ｄ４、Ｄ６から構成されたグルー
プの第２の反復の結果が図９に「第２反復」の見出しの
下で示されている。

【００５８】ステップ１０１４、１０１６、１０１８に
よれば、これら２つの新グループ（一方はＤ４／Ｄ６
を、他方はＤ５を有する）が反復的に処理される。しか
し、どちらのグループもステップ１００４のテスト、す
なわち第３反復の最初のテストをパスしない（どちらも
少なくとも３個の欠陥素子を有していない）ため、これ
ら２つの新グループに対する処理はステップ１０２０で
終了する（第３の反復は無い）。

【００５９】図１２は図１０の方法を、アドレスが００
０１、０１０１、１１１１である３個の欠陥素子グルー
プに応用した例を示す。割り当てのために、３個のダミ
ー欠陥素子（アドレスは００１０、００１１、０１１
０）が付加され、図示のようにアステリスクによってフ
ラッグが付けられている。この例では、欠陥素子の元の
グループはソートされない。図１０のステップをこれら
の欠陥素子に応用した結果については図１２にも示され
ている。

【００６０】図１３には、図１０の方法を、アドレスが
００００、０００１、００１０、００１１、０１００、
及び１１０１である６個の欠陥素子グループに適用した
例が示されている。本当の欠陥素子がすでに６個あるた
め、ダミー素子を使用して欠陥素子総数を冗長素子数に
等しくする必要はない。図１０のステップをこれらの欠
陥素子に応用した結果については、図１３にも示してあ
る。

【００６１】本発明の別の実施例では、欠陥素子をグル
ープ化した後、ヒューズ共有冗長素子に割り当てるため
の、ヒューズ節約用の高度な技術が提供される。この実
施例では、個々の欠陥素子グループの処理後（すなわち
グループの大きさが３未満で、図１０のステップ１００
４のテストをパスしなかった時）、該グループの欠陥素
子１つ１つに対して、最初の欠陥素子から、順次大きく
なるタグ番号が割り当てられる。割り当てられたタグ番
号により、非自明的な方法によって、特定の欠陥素子が
割り当てられている冗長素子が特定化される。

【００６２】この実施例は図１１に示されている。欠陥
素子Ｄ１，Ｄ２，Ｄ３から構成されるグループが第１反
復において処理された後、２つのグループ、すなわち欠
陥素子Ｄ１とＤ２から構成された第１のグループと、欠
陥素子Ｄ３から構成された第２のグループが生ずる。第
２の反復後、第１グループのヒューズＦ２が共有され
る。第３の反復に進み、欠陥素子Ｄ１，Ｄ２から構成さ
れたグループは、その大きさが３未満のため、ステップ
１００４のテストを通過できない。ここで、本実施例で
は、欠陥素子Ｄ１がタグＴ１に、欠陥素子Ｄ２が次の、
より大きなタグ番号Ｔ２に、それぞれ割り当てられる。

【００６３】欠陥素子Ｄ１，Ｄ２を有するグループの処
理が終了すると、次に欠陥素子Ｄ３を有するグループが
処理される。しかし、このグループもまた大きさが３未
満なので、ステップ１００４のテストをパスしない。本
実施例の方法では、このグループの欠陥素子Ｄ３には、
さらに大きなタグ番号Ｔ３が割り当てられる。

【００６４】欠陥素子Ｄ１，Ｄ２，Ｄ３を有するグルー
プの処理が終了すると、次に欠陥素子Ｄ４，Ｄ５，Ｄ６
を有するグループの処理が行われる。欠陥素子Ｄ４，Ｄ
５、Ｄ６を有するグループの処理が第１の反復において
終了すると、２つのグループ、すなわち欠陥素子Ｄ４，
Ｄ６から構成される第１のグループと、欠陥素子Ｄ５か
ら構成される第２のグループが生ずる。第２の反復の
後、第１グループのヒューズＦ２が共有されたものと見
なされる（Ｄ４／Ｄ６）。第３の反復に進んで、欠陥素
子Ｄ４，Ｄ６を有するグループはその大きさが３未満で
あるため、ステップ１００４のテストをパスしない。本
実施例では、欠陥素子Ｄ４がさらに大きいタグ番号すな
わちＴ４に割り当てられ、欠陥素子Ｄ６が次のタグ番号
Ｔ５に割り当てられる。

【００６５】欠陥素子Ｄ４，Ｄ６を有するグループの処
理が終了すると、次に検出器間素子Ｄ５を有するグルー
プの処理に入る。しかし、このグループも大きさが３未
満であるため、ステップ１００４のテストをパスしな
い。本実施例では、このグループの欠陥素子Ｄ５は次の
さらに増加するタグ番号Ｔ６に割り当てられる。

【００６６】全てのグループに対する処理が終了する
と、割り当てられたタグ番号を利用して個々の欠陥素子
が対応する冗長素子に対応付けられる。図５を参照し
て、欠陥素子Ｄ１はＴ１に割り当てられているため、Ｒ
１（冗長素子のアレーはすでに図５に示すようにＲ１〜
Ｒ６と名称付けされている）に対応付けられる。ダミー
欠陥素子Ｄ２はＴ２に割り当てられているため、Ｒ２と
対応付けられる。しかし、欠陥素子Ｄ２はダミー欠陥素
子であるので、割り当ては必要ない。したがって、割り
当てを行う場合には、冗長素子Ｒ２に関連付けられたイ
ネーブルヒューズをセットしないで、冗長素子Ｒ２の使
用を防ぐ。

【００６７】欠陥素子Ｄ３はＴ３に割り当てられいるた
め、Ｒ３と対応付けられる。欠陥素子Ｄ４はＴ４に割り
当てられており、Ｒ４と対応付けされる。欠陥素子Ｄ６
はＴ５に割り当てられており、Ｒ５と対応付けされる。
欠陥素子Ｄ５はＴ６に割り当てられており、Ｒ６と対応
付けされる。

【００６８】図１２の例における欠陥素子の図１２の欠
陥ヒューズに対する割り当てが図１２に示されている
（タグは欠陥素子の右側に「第２反復」の見出しの元で
示してある）。対応付けの結果、Ｄ１／Ｒ１，Ｄ４／Ｒ
２，Ｄ２／Ｒ３，Ｄ３／Ｒ４，Ｄ６／Ｒ５，Ｄ５／Ｒ６
となる（冗長素子Ｒ２，Ｒ５，Ｒ６に対しては割り当て
が行われないか、そのイネーブルヒューズがセットされ
ない）。

【００６９】欠陥素子の図１３の例の冗長ヒューズに対
する割り当ては図１３に示されている（タグは欠陥素子
の右側に「第２反復」の見出しの元で示してある）。対
応付けの結果、Ｄ１／Ｒ１，Ｄ２／Ｒ２，Ｄ３／Ｒ３，
Ｄ５／Ｒ４，Ｄ６／Ｒ５，Ｄ４／Ｒ６となる。６個の欠
陥素子が見付かったので、すべての冗長素子が使用され
ている（つまり、ダミー欠陥素子が無い）。

【００７０】前述の如く、本発明によれば、３以上の任
意の数の欠陥素子を有する任意の冗長素子グループをヒ
ューズ共有のためにグループ化することができる。製造
時および交換時の両方において本発明のヒューズ節約方
法を応用する際、コンピュータ処理によって図８〜１０
のステップを実行できる。本発明による方法をコンピュ
ータプログラムとして実行することは、当業者には容易
である。

【００７１】所定の冗長素子グループに対して相当数の
ヒューズを共有させることにより、必要なアドレスヒュ
ーズ数が低減でき、それに伴ってＤＲＡＭ回路を実装す
る際に必要とされる面積が低減できる。面積の低減は、
それに伴うアドレスラッチ数の低減（共有ヒューズ１個
当たり１個の共有アドレスラッチしか必要としないた
め）と、節約されたラッチおよび／又はヒューズに接続
されるリード線の低減を考えると、相当なものになる。
節約された面積は例えばＤＲＡＭ回路の容量を増加させ
るために利用できる。

【００７２】以下の表は、冗長素子のいくつかのグルー
プに関して得られる節約の例を示している。表１では、
例示のため、主アレーが２の１０乗の素子を有し、個々
の主アレー素子を一義的にアドレスするために１０個の
アドレスビットが必要であると想定してある（すなわ
ち、冗長素子１個当たり、共有するしないに関わらず１
０個のヒューズが必要）。節約率は冗長素子１個当たり
１０個のアドレスヒューズ、及び１０個のアドレスヒュ
ーズ＋１個のイネーブルヒューズに基づいて計算してあ
る（すなわち、冗長素子１個当たり合計１１個のヒュー
ズ）。節約率はＤＲＡＭ容量が増大し、必要とされる冗
長素子および冗長素子１個当たりのアドレスヒューズ数
が増えるに従って増加する。

【００７３】

【表１】

【００７４】本発明は上記の実施例に限定されるもので
はない。例えば、上記詳細な説明では主としてヒューズ
に関して説明したが、ヒューズという用語はアンチ・ヒ
ューズを含む場合もある。また、上記実施例ではアドレ
ス及びイネーブルラッチが用いられたが、本発明のヒュ
ーズ節約方法はそのようなラッチが使用されていないＤ
ＲＡＭにおいても適用可能である。

【図面の簡単な説明】

【図１】主アレーを有したＤＲＡＭセルの略図である。

【図２】公知技術において冗長素子の交換アドレスを指
定するために使用される冗長回路である。

【図３】ヒューズ共有を説明するための、５個の欠陥素
子とそのアドレスの例である。

【図４】Ａは公知技術において使用されるヒューズと６
個の欠陥素子であり、欠陥素子はそれぞれ４個のアドレ
スヒューズを有している。Ｂは、図３の欠陥素子を交換
するために、同図Ａのヒューズをいかにセットするかを
示す図である。

【図５】本発明の実施例において使用される６個のヒュ
ーズ共有冗長素子と、ヒューズ節約のために隣接する冗
長素子間で共有されるヒューズを示す図である。

【図６】図５の冗長素子の略回路図である。

【図７】図３の例の欠陥素子を交換するために、図５の
冗長素子のヒューズを交換時においていかにセットする
かを示す図である。

【図８】本発明の実施例において、ヒューズ共有のため
に製造時において冗長素子をグループ化するための方法
を示す図である。

【図９】図８の方法を利用して、図４Ａの公知技術にお
いて使用されるヒューズを最適化するための方法を示す
図である。

【図１０】本発明の別の実施例において、交換時に欠陥
素子をグループ化し、個々の欠陥素子を、ヒューズ共有
冗長素子のうちの適当な冗長素子に割り当てるための方
法を説明する図である。

【図１１】図１０の方法を図３の例に適用した例であ
る。

【図１２】図１０の方法を、アドレスが０００１、０１
０１、１１１１である３個の欠陥素子からなるグループ
に適用した図である。

【図１３】図１０の方法を、アドレスが００００、００
０１、００１０、００１１０１００、１１０１である６
個の欠陥素子からなるグループに適用した図である。

【符号の説明】

１００ＤＲＡＭチップ１０２主アレー１０４，Ｒ_１−６冗長素子２１０冗長回路Ｆ_０−３アドレスヒューズＥＦ，Ｅ_１−６イネーブルヒューズＡＬ１，ＡＬ０，Ａ_０−３アドレスラッチＥＬイネーブルラッチＸビット位置カウンタ値＊フラッグ（ダミー素子）

Claims

【特許請求の範囲】

【請求項１】メモリアレーにおいて第１の複数の冗長
素子を実装するために使用されるアドレスヒューズの数
を低減するための方法において、前記第１の複数の冗長素子における冗長素子数が少なく
とも３であるかを判断し、前記第１の複数の冗長素子における冗長素子数が少なく
とも３であれば、前記アドレスヒューズを以下のステッ
プすなわち、前記第１の複数の冗長素子から、第１の冗長素子グルー
プを形成し、前記第１の複数の冗長素子から第２の冗長素子グループ
を形成し、第１のヒューズを前記第１の冗長素子グループの冗長素
子間で共有させることにより最適化し、前記第２の冗長素子グループは第１の冗長素子グループ
とは互いに排他的であり、前記第１のヒューズは前記第
１の冗長素子グループの冗長素子に対する最高次アドレ
スヒューズとして機能するよう構成された、アドレスヒ
ューズの数を低減するための方法。
【請求項２】前記メモリアレーがダイナミックランダ
ムアクセスメモリ回路のアレーである、請求項１記載の
方法。
【請求項３】前記第１の冗長素子グループがＩＮＴ
（Ｍ／２）個の冗長素子から構成され、Ｍは前記第１の
複数の冗長素子内の冗長素子数を表し、前記第１の複数
の冗長素子内の残りの冗長素子は前記第２の冗長素子グ
ループに属する、請求項１記載の方法。
【請求項４】前記最適化ステップにおいて、前記第２の冗長素子グループ内の冗長素子数が少なくと
も３であれば、前記アドレスヒューズを以下のステップ
すなわち、前記第２の冗長素子グループから第３の冗長素子グルー
プを形成し、前記第２の冗長素子グループから第４の冗長素子グルー
プを形成し、前記第３の冗長素子グループの冗長素子間で共有するた
めの第２のヒューズを設けることによりさらに最適化
し、前記第４の冗長素子グループは前記第３の冗長素子グル
ープとは互いに排他的であり、前記第２のヒューズは、
前記第３の冗長素子グループの冗長素子に対する最高次
のアドレスヒューズとして機能する、請求項３記載の方
法。
【請求項５】前記第３の装置素子グループがＩＮＴ
（Ｎ／２）個の冗長素子から構成され、Ｎは前記第２の
冗長素子グループ内の冗長素子数を表し、第２の冗長素
子グループ内の残りの冗長素子は前記第４の冗長素子グ
ループに属する、請求項４記載の方法。
【請求項６】プロセッサを有したコンピュータにおけ
る、メモリアレーにおいて第１の複数の冗長素子を実装
するために使用されるアドレスヒューズの数を低減する
ためのコンピュータを用いた方法において、前記第１の複数の冗長素子における冗長素子数が少なく
とも３であるかを判断し、前記第１の複数の冗長素子における冗長素子数が少なく
とも３であれば、前記アドレスヒューズを以下のステッ
プすなわち、前記第１の複数の冗長素子から、前記プロセッサを用い
て第１の冗長素子グループを形成し、前記第１の複数の冗長素子からプロセッサにより第２の
冗長素子グループを形成し、プロセッサにより、前記第１の冗長素子グループの冗長
素子間で共有させるための第１のヒューズを決定するこ
とにより最適化し、前記第２の冗長素子グループは第１の冗長素子グループ
とは互いに排他的であり、前記第１のヒューズは前記第
１の冗長素子グループの冗長素子に対する最高次アドレ
スヒューズとして機能するよう構成された、アドレスヒ
ューズの数を低減するためのコンピュータを利用した方
法。
【請求項７】前記第１の冗長素子グループがＣＩＮＴ
（Ｍ／２）個の冗長素子から構成され、Ｍは前記第１の
複数の冗長素子内の冗長素子数であり、第１複数の冗長
素子内の残りの冗長素子は前記第２の冗長素子グループ
に属する、請求項６記載のコンピュータを利用した方
法。
【請求項８】前記最適化ステップにおいて、前記第２の冗長素子グループ内の冗長素子が少なくとも
３個であれば、前記アドレスヒューズを以下のステップ
すなわち、プロセッサを使用して前記第２の冗長素子グループから
第３の冗長素子グループを形成し、プロセッサを利用して前記第２の冗長素子グループから
第４の冗長素子グループを形成し、プロセッサを利用して前記第３の冗長素子グループの冗
長素子間で共有するための第２のヒューズを指定するこ
とによってさらに最適化し、前記第４の冗長素子グループは前記第３の冗長素子グル
ープとは互いに排他的であり、前記第２のヒューズは、
前記第３の冗長素子グループの冗長素子に対する２番目
に高次のアドレスヒューズとして機能する、請求項７記
載の方法。
【請求項９】前記第３の冗長素子グループがＩＮＴ
（Ｎ／２）個の冗長素子から構成され、Ｎは前記第２の
冗長素子グループ内の冗長素子数であり、前記第２の冗
長素子グループ内の残りの冗長素子は前記第４の冗長素
子グループに属する、請求項８記載の方法。
【請求項１０】メモリアレーの欠陥素子を交換るため
の、第１の複数のヒューズ共有冗長素子を有するメモリ
アレーにおいて、第１のヒューズと、前記第１の複数のヒューズ共有冗長素子内の第１の冗長
素子グループと、前記第１の複数のヒューズ共有冗長素子内の第２の冗長
素子とを有し、前記第１の冗長素子グループは前記第１のヒューズを最
高次アドレスヒューズとして共有し、前記第２の冗長素子グループは前記第１の冗長素子グル
ープとは互いに排他的であるよう構成された、メモリア
レー。
【請求項１１】前記メモリアレーがランダムアクセス
メモリ回路のアレーである、請求項１０記載のメモリア
レー。
【請求項１２】前記第１の冗長素子グループがＩＮＴ
（Ｍ／２）個の冗長素子から構成され、Ｍは前記第１の
複数のヒューズ共有冗長素子内の冗長素子数であり、前
記第１の複数の冗長素子内の残りの冗長素子は前記第２
の冗長素子グループに属する、請求項１０記載のメモリ
アレー。
【請求項１３】第２のヒューズをさらに有し、前記第
２の冗長素子グループが、第３の冗長素子グループと、第４の冗長素子グループを有し、前記第３の冗長素子グループは前記第２のヒューズを２
番目に高次なアドレスヒューズとして共有し、前記第４の冗長素子グループは前記第３の冗長素子グル
ープとは互いに排他的である、請求項１２記載のメモリ
アレー。
【請求項１４】前記第３の冗長素子グループがＩＮＴ
（Ｎ／２）個の冗長素子から構成され、Ｎは前記第２の
冗長素子グループ内の冗長素子数であり、前記第２の冗
長素子グループ内の残りの冗長素子は前記第４の冗長素
子グループに属する、請求項１３記載のメモリアレー。
【請求項１５】コンピュータ内において、メモリアレ
ー内の第１の複数の欠陥素子を、第１の複数のヒューズ
共有冗長素子と交換するための、コンピュータを利用し
た方法において、前記第１の複数の欠陥素子内の欠陥素子数が、前記第１
の複数のヒューズ共有冗長素子内の冗長素子数未満であ
るかを判断し、前記第１の複数の欠陥素子内の欠陥素子数が、前記第１
の複数のヒューズ共有冗長素子内の冗長素子数未満であ
れば、複数のダミー欠陥素子を前記第１の複数の欠陥素
子に付加することにより、前記第１の複数の欠陥素子数
を前記第１の複数のヒューズ共有冗長素子の冗長素子数
にまで増加し、前記第１の複数の欠陥素子内の欠陥素子数が少なくとも
３であるかを判断し、前記第１の複数の欠陥素子内の欠陥素子数が少なくとも
３であれば、前記第１の複数の欠陥素子のそれぞれを、
前記第１の複数の冗長素子内のそれぞれの冗長素子と以
下のステップすなわち、前記第１の複数の欠陥素子から第１の欠陥素子グループ
を形成し、前記第１の複数の欠陥素子から第２の欠陥素子グループ
を形成し、前記第１の欠陥素子グループのそれぞれを、前記第１の
冗長素子グループのそれぞれに交換のために割り当てる
ことにより交換し、前記第１の欠陥素子グループ内の欠陥素子は最高次のア
ドレスビット位置において同じビットを共有し、前記第２の欠陥素子グループは前記第１の欠陥素子グル
ープに対して互いに排他的であるよう構成された、コン
ピュータ内におけるメモリアレー内の第１の複数の欠陥
素子を、第１の複数のヒューズ共有冗長素子と交換する
ための、コンピュータを利用した方法。
【請求項１６】前記第１の欠陥素子グループがＩＮＴ
（Ｐ／２）個の欠陥素子から構成され、Ｐは前記第１の
複数の欠陥素子内の冗長素子の数であり、前記第１の複
数の欠陥素子内の残りの欠陥素子は前記第２の欠陥素子
グループに属する、請求項１５記載の方法。
【請求項１７】前記交換ステップにおいてさらに、前記第２の欠陥素子グループ内の欠陥素子数が少なくと
も３であれば、以下のステップすなわち、前記第２の欠陥素子グループから第３の欠陥素子グルー
プを形成し、前記第２の欠陥素子グループから第４の欠陥素子グルー
プを形成し、前記第３の欠陥素子グループのそれぞれを交換のために
前記第１の冗長素子グループのそれぞれに割り当てるス
テップを実行し、前記第３の欠陥素子グループ内の欠陥素子は２番目に高
次のアドレスビット位置において同じビット値を共有
し、前記第４の欠陥素子グループは前記第３の欠陥素子グル
ープとは互いに排他的である、請求項１６記載の方法。
【請求項１８】前記第３の欠陥素子グループがＩＮＴ
（Ｑ／２）個の欠陥素子から構成され、Ｑは前記第２の
欠陥素子グループ内の欠陥素子数であり、前記第２の欠
陥素子グループの残りの欠陥素子は前記第４の欠陥素子
グループに属する、請求項１７記載の方法。
【請求項１９】前記メモリアレーが、ダイナミックラ
ンダムアクセスメモリ回路のアレーである、請求項１５
記載の方法。
【請求項２０】メモリアレーの第１の複数の欠陥素子
を、第１の複数のヒューズ共有冗長素子と交換するため
の方法において、前記第１の複数の欠陥素子の欠陥素子数が前記第１の複
数のヒューズ共有冗長素子の冗長素子数未満であるかを
判断し、前記第１の複数の欠陥素子の欠陥素子数が前記第１の複
数のヒューズ共有冗長素子の冗長素子数未満であれば、
複数のダミー欠陥素子を前記第１の複数の欠陥素子に付
加することにより、前記第１の複数の欠陥素子の欠陥素
子数を前記第１の複数のヒューズ共有冗長素子の冗長素
子数まで増加し、前記メモリアレー内で発見された第１の複数の欠陥素子
数が少なくとも３であるかを判断し、前記メモリアレー内で発見された第１の複数の欠陥素子
数が少なくとも３であれば、前記第１の複数の欠陥素子
のそれぞれを、前記第１の複数の冗長素子のそれぞれ
と、以下のステップすなわち、前記第１の複数の欠陥素子から第１の欠陥素子グループ
を形成し、前記第１の複数の欠陥素子から第２の欠陥素子グループ
を形成し、前記第１の欠陥素子グループのそれぞれを、前記第１の
冗長素子グループのそれぞれに交換のために割り当てる
ことにより交換し、前記第１の欠陥素子グループの欠陥素子は最高次のアド
レスビット位置において同じビット値を共有し、前記第２の欠陥素子グループは前記第１の欠陥素子グル
ープに対して互いに排他的であるよう構成された、メモ
リアレーの第１の複数の欠陥素子を、第１の複数のヒュ
ーズ共有冗長素子と交換するための方法。
【請求項２１】前記第１の欠陥素子グループがＩＮＴ
（Ｐ／２）個の欠陥素子から構成され、Ｐは前記第１の
複数の欠陥素子内の冗長素子数であり、前記第１の複数
の欠陥素子内の欠陥素子は前記第２の欠陥素子グループ
に属する、請求項２０記載の方法。
【請求項２２】前記交換ステップにおいてさらに、前記第２の欠陥素子グループ内の欠陥素子数が少なくと
も３であれば、以下のステップすなわち、エミッタ第２の欠陥素子グループから第３の欠陥素子グ
ループを形成し、前記第２の欠陥素子グループから第４の欠陥素子グルー
プを形成し、前記第３の欠陥素子グループのそれぞれを、前記第１の
冗長素子グループのそれぞれに交換のために割り当てる
ステップを実行し、前記第３の欠陥素子グループ内の欠陥素子は２番目に高
次のアドレスビット位置において同じビット値を共有
し、前記第４の欠陥素子グループは前記第３の欠陥素子グル
ープに対して互いに排他的である、請求項２１記載の方
法。
【請求項２３】前記第３の欠陥素子グループがＩＮＴ
（Ｑ／２）個の欠陥素子から構成され、Ｑは前記第２の
欠陥素子グループ内の欠陥素子数であり、前記第２の欠
陥素子グループ内の残りの欠陥素子は前記第４の欠陥素
子グループに属する、請求項２２記載の方法。
【請求項２４】前記メモリアレーが、ダイナミックラ
ンダムアクセスメモリ回路のアレーである、請求項２０
記載の方法。