JPH1175116A - 撮像装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 動作周波数を２倍とすることなく、また、出
力系を並列処理することなく、解像度の高い高画質な画
面を得るようにする。 【解決手段】 全画素読み出し転送処理と、インターレ
ース走査に対応した読み出し転送処理とが選択的に可能
とされたＣＣＤ撮像素子１に１フレーム画面を構成する
ライン数に対応した二つの蓄積部３１及び蓄積部３５と
が設けられると共に、蓄積部３５の一方の端部には、一
端に出力用のアンプ４３を有した水平レジスタ４１が設
けられ、この水平レジスタ４１が従来の１フィールドの
インターレース走査に必要とされる駆動周波数より１．
５倍高い駆動周波数で駆動されることにより、１フレー
ム期間中に所定のタイミングで１フレームに対応した全
画素の信号電荷と、インターレース走査における例え
ば、偶数フィールドに対応した画素の信号電荷とが読み
出されて転送され、ＣＣＤ撮像素子１から出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えば、動画撮
影機能と静止画撮影機能とを有するカメラ一体型ＶＴＲ
等に用いて好適な撮像装置に関する。

【０００２】

【従来の技術】最近では、コンピュータ等の発展に伴っ
て電子スチルカメラ等もより多く普及するようになって
きている。これらの状況により、カメラ一体型ＶＴＲに
おいても静止画撮影機能の検討がなされ、この場合にお
いては、動画撮影と静止画撮影とのモードを操作スイッ
チを用いて切り替えてどちらか一方のモードにて処理す
るように構成される。しかしながら、動画撮影中に併せ
て静止画も記録できるように構成しておいた方が利便性
が高く、このように構成されたカメラ一体型ＶＴＲの要
望が高まりつつあり、また、画質を劣化させない形で静
止画を得ることができるカメラ一体型ＶＴＲが求められ
ている。

【０００３】ところで、カメラ一体型ＶＴＲには、一般
にカメラ部にＣＣＤ撮像素子等により構成される撮像装
置が設けられる。この従来の撮像装置におけるＣＣＤ撮
像素子の一例としてインターレーススキャン・インター
ライントランスファー方式（以下、ＩＳ−ＩＴ方式とす
る）と呼ばれるＣＣＤ撮像素子を図５に示す。このＣＣ
Ｄ撮像素子の場合には、１フレーム期間で偶数フィール
ド及び奇数フィールドのインターレース走査に対応した
読み出し及び転送処理が行われる。

【０００４】図５において５１にて示されるのがＣＣＤ
撮像素子の全体を示す。ＣＣＤ撮像素子５１には、撮像
部７１が設けられ、この撮像部７１には、単位画素７３
が格子状に配される。単位画素７３は、光電変換素子と
しての例えばフォトダイオードと、Ａｌ薄膜などで遮光
された読み出しゲートからなる。各単位画素７３の出力
は構成画面の垂直方向に延設される垂直レジスタ（電荷
転送ＣＣＤ）７６に送られる。また、撮像部７１の一方
の端部には、一端に出力用のアンプ９３を有した水平レ
ジスタ（電荷転送ＣＣＤ）９１が設けられている。

【０００５】垂直レジスタ７６に４個の制御端子７７
ａ，７７ｂ，７７ｃ，７７ｄが設けられ、この４個の制
御端子７７ａ，７７ｂ，７７ｃ，７７ｄに４相の転送ク
ロック信号が供給される。また、水平レジスタ９１に２
個の制御端子９２ａ，９２ｂが設けられ、この２個の制
御端子９２ａ，９２ｂに２相の転送クロック信号が供給
される。

【０００６】つまり、ＣＣＤ撮像素子５１が露光される
と、単位画素７３において光電変換が行われ、電荷が発
生する。１フィールド期間にわたって光電変換がなされ
て信号電荷が蓄積されると、テレビジョン走査の垂直ブ
ランキング期間に一斉に読み出しゲート７５を介して信
号電荷が垂直レジスタ７６に読み出される。

【０００７】垂直レジスタ７６において、隣合う垂直２
ラインの信号電荷が加算混合され、１フィールド分の信
号電荷が形成される。例えば、図６Ａ及び図６Ｂに信号
電荷の移動経路を模式的に示す。図６Ａに一部抜粋して
して示すように偶数フィールドにおいては、単位画素７
３の夫々に発生した信号電荷１Ａ，２Ａ，３Ａ，４Ａ，
１Ｂ，２Ｂ，３Ｂ，４Ｂが垂直レジスタ７６の夫々にお
いて加算混合され、信号電荷が（２Ａ＋１Ａ），（４Ａ
＋３Ａ），（２Ｂ＋１Ｂ），（４Ｂ＋３Ｂ）とされる。

【０００８】また、図６Ｂに一部抜粋して示すように奇
数フィールドにおいては、偶数フィールドに対して１ラ
イン分ずらした形で単位画素７３の夫々に発生した信号
電荷１Ａ，２Ａ，３Ａ，４Ａ，１Ｂ，２Ｂ，３Ｂ，４Ｂ
が垂直レジスタ７６の夫々において加算混合され、信号
電荷が（３Ａ＋２Ａ），（３Ｂ＋２Ｂ）とされる。

【０００９】この垂直レジスタ７６に読み出された信号
電荷を水平ブランキング期間中に垂直レジスタ７６を駆
動して転送し、水平レジスタ９１に転送された水平走査
１ライン分の信号電荷をテレビジョン走査に同期して、
水平レジスタ９１から出力アンプ部９３に転送する。

【００１０】例えば、偶数フィールドにおいては、図６
Ａに示すように信号電荷（２Ａ＋１Ａ）の次に信号電荷
（２Ｂ＋１Ｂ）といったように水平レジスタ９１で順次
転送される。また、偶数フィールドにおいては、図６Ｂ
に示すように信号電荷（３Ａ＋２Ａ）の次には信号電荷
（３Ｂ＋２Ｂ）といったように水平レジスタ９１で順次
転送される。出力アンプ部９３において、信号電荷が信
号電圧に変換され、この１ライン分の連続的な信号出力
が出力端子９４を介して取り出される。

【００１１】しかしながら、上述したＩＳ−ＩＴ方式の
ＣＣＤ撮像素子５１を用いて、静止画撮影を行う場合に
は、例えば、１／６０秒隔てた時間的なタイミングが異
なる２つのフィールドの信号を組み合わせて１フレーム
の静止画画面を構成せざるをえず、特に動きのある被写
体においては、動きのある部分だけ二重に映ってしま
い、非常に見にくい静止画となる問題点がある。

【００１２】このような問題点を解決するために、片側
のフィールドのみの信号を用いて静止画画面を構成する
ことが考えられるが、この場合には、走査線数が半分と
なって垂直解像度が著しく劣化するため、プログレッシ
ブスキャン・インターライントランスファー方式（以
下、ＰＳ−ＩＴ方式とする）と呼ばれるＣＣＤ撮像素子
が提案されている。このＣＣＤ撮像素子の場合には、垂
直レジスタ７６において、隣合う垂直２ラインの信号電
荷の加算混合を行わずに、一度に全画素分の信号電荷を
読み出す。

【００１３】例えば、図７に信号電荷の移動経路を模式
的に示す。図７に一部抜粋して示すように単位画素７３
の夫々に発生した信号電荷１Ａ，２Ａ，３Ａ，４Ａ，１
Ｂ，２Ｂ，３Ｂ，４Ｂが垂直レジスタ７６の夫々に加算
されることなく独立して読み出され、垂直レジスタ７６
及び水平レジスタ９１を介して図７に示すように順次転
送される。

【００１４】このように静止画撮影においては、全画素
読み出しが可能とされたＰＳ−ＩＴ方式のＣＣＤ撮像素
子が有効な手段とされるが、このＣＣＤ撮像素子を用い
て動画撮影を行う場合には、従来の１フィールド分のイ
ンターレース走査に対応した動作周波数では画素情報を
１／２しか読み出せないため、水平レジスタ９１の動作
周波数を２倍とする必要が生ずる。

【００１５】また、水平レジスタ９１の動作周波数を２
倍としない場合には、他の方法として、水平レジスタ９
１に対して並列に更にもう一つの水平レジスタを設け、
並列処理することで同様に処理能力を上げることが提案
されている。例えば、図８に並列処理する場合の構成と
信号電荷の移動経路を模式的に示す。

【００１６】ＣＣＤ撮像素子の撮像部の一方の端部に
は、図８に示すように一端に出力用のアンプ９３を有し
た水平レジスタ９１が設けられ、水平レジスタ９１に対
して並列に一端に出力用のアンプ９８を有した水平レジ
スタ９６が設けられる。図８に一部抜粋してして示すよ
うにフォトダイオード７４の夫々に発生した信号電荷１
Ａ，２Ａ，３Ａ，４Ａ，１Ｂ，２Ｂ，３Ｂ，４Ｂが垂直
レジスタ７６の夫々に加算されることなく独立して読み
出される。

【００１７】奇数ライン側の信号電荷１Ａ，３Ａ，１
Ｂ，３Ｂが水平レジスタ９１に転送され、図８に示すよ
うに、水平レジスタ９１を介して信号電荷１Ａの次には
信号電荷１Ｂといったように出力アンプ部９３側に更に
順次転送される。出力アンプ部９３において、信号電荷
が信号電圧に変換され、奇数フィールドを構成する信号
出力が出力端子９４を介して取り出される。

【００１８】偶数ライン側の信号電荷２Ａ，４Ａ，２
Ｂ，４Ｂが水平レジスタ９６に転送され、図８に示すよ
うに、水平レジスタ９６を介して信号電荷２Ａの次には
信号電荷２Ｂといったように出力アンプ部９８側に更に
順次転送される。出力アンプ部９８において、信号電荷
が信号電圧に変換され、偶数フィールドを構成す信号出
力が出力端子９９を介して取り出される。

【００１９】ところで、ＣＣＤ撮像素子においては、遮
光不良等によりスミアと呼ばれる画面の垂直方向のノイ
ズが発生する。このような問題を低減させるために、遮
光された蓄積部を有したインターレーススキャン・フレ
ームインターライントランスファー方式（以下、ＩＳ−
ＦＩＴ方式とする）と呼ばれてるＣＣＤ撮像素子が提案
されている。このＩＳ−ＦＩＴ方式のＣＣＤ撮像素子を
図９に示す。このＣＣＤ撮像素子の場合には、１フレー
ム期間で偶数フィールド及び奇数フィールドのインター
レース走査に対応した読み出し及び転送処理が行われる
と共に、蓄積部に対して高速転送処理がなされる。

【００２０】図９において１０１にて示されるのがＣＣ
Ｄ撮像素子の全体を示す。ＣＣＤ撮像素子１０１には、
撮像部１２１と蓄積部１３１とが設けられ、撮像部１２
１には、例えば、１フレーム画面を構成する４８０ライ
ン分の単位画素１２３が格子状に配される。単位画素１
２３は、光電変換素子としての例えばフォトダイオード
と、Ａｌ薄膜などで遮光された読み出しゲートからな
る。各単位画素１２３の出力は構成画面の垂直方向に延
設される垂直レジスタ１２６に送られる。

【００２１】また、Ａｌ薄膜等により十分に遮光された
蓄積部１３１は、転送ゲート１３２と、１フィールド画
面を蓄積する２４０ライン分の垂直レジスタ１３６とに
より構成される。蓄積部１３１の一方の端部には、一端
に出力用のアンプ１４３を有した水平レジスタ１４１が
設けられている。

【００２２】垂直レジスタ１２６に４個の制御端子１２
７ａ，１２７ｂ，１２７ｃ，１２７ｄが設けられ、この
４個の制御端子１２７ａ，１２７ｂ，１２７ｃ，１２７
ｄに４相の転送クロック信号が供給される。また、垂直
レジスタ１３６に４個の制御端子１３７ａ，１３７ｂ，
１３７ｃ，１３７ｄが設けられ、この４個の制御端子１
３７ａ，１３７ｂ，１３７ｃ，１３７ｄに４相の転送ク
ロック信号が供給される。更に、水平レジスタ１４１に
２個の制御端子１４２ａ，１４２ｂが設けられ、この２
個の制御端子１４２ａ，１４２ｂに２相の転送クロック
信号が供給される。

【００２３】つまり、ＣＣＤ撮像素子１０１が露光され
ると、単位画素１２３において光電変換が行われ、電荷
が発生する。１フィールド期間にわたって光電変換がな
されて信号電荷が蓄積されると、テレビジョン走査の垂
直ブランキング期間に一斉に読み出しゲート１２５を介
して信号電荷を垂直レジスタ１２６に読み出し、垂直レ
ジスタ１２６において、隣合う垂直２ラインの信号電荷
を加算混合し、蓄積部１３１の転送ゲート１３２を介し
てこの１フィールド分の信号電荷を垂直レジスタ１３６
に高速に転送する。

【００２４】蓄積部１３１の垂直レジスタ１３６に転送
された信号電荷を水平ブランキング期間中に垂直レジス
タ１３６を駆動して転送し、水平レジスタ１４１に転送
された水平走査１ライン分の信号電荷をテレビジョン走
査に同期して、水平レジスタ１４１から出力アンプ部１
４３に転送する。出力アンプ部１４３において、信号電
荷が信号電圧に変換され、この１ライン分の連続的な信
号出力が出力端子１４４を介して取り出される。

【００２５】

【発明が解決しようとする課題】しかしながら、上述し
たＰＳ−ＩＴ方式のＣＣＤ撮像素子を用いて動画撮影を
行う場合には、水平レジスタ９１の動作周波数を２倍と
する必要が生じるが、現行の動作周波数が既に約１３〜
１８ＭHzとされ限界に近いレベルにまで到達しているた
め、サンプルホールドする技術の点や消費電力の点で実
現性に乏しいという問題点があった。

【００２６】また、ＰＳ−ＩＴ方式のＣＣＤ撮像素子を
用いて動画撮影を行う場合には、上述したように他の方
法として水平レジスタを増設して並列処理することも考
えられるが、この場合においては、水平レジスタ等の増
設に伴ってサンプルホールド回路、ゲインコントロール
アンプ及びＡ／Ｄ変換器等の出力系を更に増設する必要
が生じ、コスト的に不利になるばかりか、小型軽量化で
きないという問題点があった。

【００２７】一方、カメラ一体型ＶＴＲ等においては、
インターレース方式の動画画面及び全画素読み出しの静
止画画面の場合においても、出来うる限り高画質のもの
が要求され、スミアを低減したものが要望されている。

【００２８】従って、この発明の目的は、全画素読み出
しＣＣＤ撮像素子を用い、動作周波数を２倍とすること
なく、また、出力系を並列処理とすることなく、解像度
の高い高画質な画面を得ることができ、然も、インター
レース方式の動画画面及び全画素読み出しの静止画画面
の両者を選択的に得ることができる利便性の高い撮像装
置を提供することにある。また、この発明の他の目的
は、ＣＣＤ撮像素子特有のスミア現象の発生を低減した
撮像装置を提供することにある。

【００２９】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１の発明は、１フレ−ムに対応する画素が
配列され、１フレームに対応する画素の撮像信号を順次
走査で読み出せると共に、１フィールドに対応する画素
の撮像信号を飛び越し走査で読み出せる撮像手段と、少
なくとも１フレームに対応する蓄積容量を有する蓄積手
段と、１フレームの時間に少なくとも３フィールドに対
応する画素の撮像信号を転送できる出力手段とを備え、
撮像手段を１フィールド毎に上記順次走査と上記飛び越
し走査とに交互に設定し、順次走査で撮像手段から得ら
れた１フレームに対応する画素の撮像信号と飛び越し走
査で撮像手段から得られた１フィールドに対応する画素
の撮像信号とを蓄積手段に蓄積し、出力手段により蓄積
手段から順次走査で撮像手段から得られた１フレームに
対応する画素の撮像信号と飛び越し走査で撮像手段から
得られた１フィールドに対応する画素の撮像信号との３
フィールド分に対応する画像信号を１フレームの時間に
転送するようにした撮像装置である。

【００３０】この発明では、全画素読み出し転送処理
と、インターレース走査に対応した読み出し転送処理と
が選択的に可能とされたＣＣＤ撮像素子１に１フレーム
画面を構成するライン数に対応した二つの蓄積部３１及
び蓄積部３５とが設けられると共に、蓄積部３７の一方
の端部には、一端に出力用のアンプ４３を有した水平レ
ジスタ４１が設けられ、この水平レジスタ４１が従来の
１フィールドのインターレース走査に必要とされる駆動
周波数より１．５倍高い駆動周波数で駆動されることに
より、１フレーム期間中に所定のタイミングで１フレー
ムに対応した全画素の信号電荷と、インターレース走査
における例えば偶数フィールドに対応した画素の信号電
荷とが読み出されて転送され、ＣＣＤ撮像素子１から出
力される。

【００３１】

【発明の実施の形態】以下、この発明の一実施形態につ
いて図１を用いて説明する。図１は、この発明が適用さ
れた撮像装置の一実施形態を示し、図１において、１に
て示されるのがＣＣＤ撮像素子である。

【００３２】撮像装置は、信号処理系と制御系にて構成
され、信号処理系がＣＣＤ撮像素子１、サンプルホール
ド回路２、Ａ／Ｄ変換器３、画像メモリ４及びカメラ信
号処理部５により構成される。また、制御系が駆動タイ
ミング発生回路６、クロック発生回路７、画像メモリ書
き込み制御回路８、画像メモリ読み出し制御回路９、ク
ロック発生回路１０及びシステム制御ＣＰＵ１１により
構成される。

【００３３】ＣＣＤ撮像素子１は、駆動タイミング発生
回路６からの所定のタイミングで立ち上がり立ち下がる
各種のクロック信号と制御信号に基づいて全画素読み出
し転送処理と、インターレース走査に対応した読み出し
転送処理が可能とされ、１フレーム期間中に所定のタイ
ミングで１フレームに対応した全画素の信号電荷と、イ
ンターレース走査における例えば偶数フィールドに対応
した画素の信号電荷とを交互に読み出して出力する。Ｃ
ＣＤ撮像素子１の出力信号がサンプルホールド回路２を
介してＡ／Ｄ変換器３に供給される。

【００３４】Ａ／Ｄ変換器３には、クロック発生回路７
からクロック信号が供給され、このクロック信号に基づ
いてＡ／Ｄ変換器３において、サンプルホールドされた
ＣＣＤの画像出力が量子化されてアナログ・ディジタル
変換される。Ａ／Ｄ変換器３において形成された画像デ
ータが画像メモリ４に供給される。

【００３５】画像メモリ４には、画像メモリ書き込み制
御回路８及び画像メモリ読み出し制御回路９からの制御
信号が供給され、この制御信号に基づいて画像データの
書き込み及び読み出しが画像メモリ４においてなされ、
画像メモリ４において読み出された画像データがカメラ
信号処理部５に供給される。

【００３６】例えば、外部の操作スイッチによりインタ
ーレースモードが選択された場合には、１フレームに対
応した全画素分のラインの中から例えば、奇数ラインの
みのデータが読み出され、偶数フィールドに対応した偶
数ラインのデータと合わせてインターレースの動画デー
タとして出力される。また、外部の操作スイッチにより
全画素モードが選択された場合には、１フレームに対応
した全画素分のラインのデータがそのまま読み出され、
静止画データとして出力される。更に、外部の操作スイ
ッチにより混合モードが選択された場合には、１フレー
ムに対応した全画素分のデータと、インターレース走査
における偶数フィールドに対応した画素のデータとがそ
のまま読み出され画像データとされて出力される。

【００３７】カメラ信号処理部５において、画像データ
に対して各種補正処理やレベル調整処理及び信号変換処
理等がなされる。カメラ信号処理部５の出力が出力端子
１３を介して取り出され、例えば、記録装置等に供給さ
れる。

【００３８】尚、システム制御ＣＰＵ１１は、撮像装置
全体を集中監視するもので、２個の制御端子１２ａ，１
２Ｂを有する。この制御端子１２ａ，１２Ｂに外部の操
作スイッチの状態に応じた制御情報が供給され、制御情
報に応じてシステム制御ＣＰＵ１１において、各種の制
御信号が形成され、駆動タイミング発生回路６、画像メ
モリ書き込み制御回路８、画像メモリ読み出し制御回路
９及びカメラ信号処理部５の各部に制御信号が供給され
る。

【００３９】また、クロック発生回路７及び１０は、各
部のクロック信号を形成する。クロック発生回路７はク
ロック発生回路１０において形成されるクロック信号よ
り１．５倍高い例えば、２７ＭHzの後述する水平レジス
タ用の駆動クロック信号も合わせて形成する。クロック
発生回路７において形成されたクロック信号が駆動タイ
ミング発生回路６、Ａ／Ｄ変換器及び画像メモリ書き込
み制御回路８の夫々に供給される。クロック発生回路１
０において形成された例えば、１８ＭHzのクロック信号
が画像メモリ読み出し制御回路９及びカメラ信号処理部
５の夫々に供給される。

【００４０】以下、図２を用いて上述したＣＣＤ撮像素
子１について詳細に説明する。図２は、一実施形態にお
けるＣＣＤ撮像素子１を示す。ＣＣＤ撮像素子１には、
撮像部２１と二つの蓄積部３１と蓄積部３５とが設けら
れ、撮像部２１には、例えば、１フレーム画面を構成す
る４８０ライン分の単位画素２３が格子状に配されると
共に、その一方の端部にドレイン部２２が設けられる。
単位画素２３は、光電変換素子としての例えばフォトダ
イオードと、Ａｌ薄膜などで遮光された読み出しゲート
とから構成され、単位画素２３の出力が構成画面の垂直
方向に延設された垂直レジスタ２６に送られる。

【００４１】Ａｌ薄膜等により十分に遮光された蓄積部
３１は、転送ゲート３２と、画面の垂直方向に延設され
た３６０ライン分の垂直レジスタ３３とにより構成され
る。また、同様にＡｌ薄膜等により十分に遮光された蓄
積部３５は、転送ゲート３６と、画面の垂直方向に延設
された１２０ライン分の垂直レジスタ３７とにより構成
される。つまり、蓄積部３１と蓄積部３５により１フレ
ーム画面を構成する４８０ライン分の蓄積領域が形成さ
れている。蓄積部３７の一方の端部には、一端に出力用
のアンプ４３を有した水平レジスタ４１が設けられてい
る。

【００４２】垂直レジスタ２６に４個の制御端子２７
ａ，２７ｂ，２７ｃ，２７ｄが設けられ、この４個の制
御端子２７ａ，２７ｂ，２７ｃ，２７ｄに４相の転送用
のクロック信号が供給される。また、垂直レジスタ３３
に４個の制御端子３４ａ，３４ｂ，３４ｃ，３４ｄが設
けられ、この４個の制御端子３４ａ，３４ｂ，３４ｃ，
３４ｄに４相の転送用のクロック信号が供給される。同
様に、垂直レジスタ３７に４個の制御端子３８ａ，３８
ｂ，３８ｃ，３８ｄが設けられ、この４個の制御端子３
８ａ，３８ｂ，３８ｃ，３８ｄに４相の転送用のクロッ
ク信号が供給される。更に、水平レジスタ４１に２個の
制御端子４２ａ，４２ｂが設けられ、この２個の制御端
子４２ａ，４２ｂに２相の転送用のクロック信号が供給
される。

【００４３】以下、この発明の一実施形態の動作につい
て図３及び図４を用いて更に詳細に説明する。時間の経
過に伴う各部の状態を模式的に図３に示し、図４にイン
ターレース読み出し転送時の信号電荷の移動経路を模式
的に示す。

【００４４】先ず、図２に示すように始めのフィールド
F1で単位画素２３を露光する。単位画素２３が露光され
ると、単位画素２３において光電変換が行われ、電荷が
発生する。

【００４５】フィールドF1にわたって光電変換がなされ
て信号電荷が蓄積されると、垂直ブランキング期間のタ
イミングで一斉に全画素の信号電荷が垂直レジスタ２６
に読み出され、垂直レジスタ２６に読み出された１フレ
ーム分の信号電荷が夫々の転送ゲート３２，３６を介し
て２つの蓄積部３３及び蓄積部３６に高速に転送され
る。

【００４６】フィールドF2において、蓄積部３６の１２
０ライン分の信号電荷と、蓄積部３３の２４０ライン分
の信号電荷とが水平ブランキング毎に順次転送されて読
み出される。水平レジスタ４１に転送された水平走査１
ライン分の信号電荷がテレビジョン走査に同期して、水
平レジスタ４１から出力アンプ部４３に転送される。従
って、出力アンプ部４３において、信号電荷が信号電圧
に変換され、この１ライン毎の３６０ライン分の信号出
力が出力端子４４を介して取り出される。尚、この時に
は、蓄積部３３より転送されてきた１２０ライン分の信
号電荷が蓄積部３６に読み残された状態とされる。

【００４７】次にフィールドF2ににわたって光電変換が
なされて信号電荷が蓄積されると、テレビジョン走査の
垂直ブランキング期間のタイミングで図４に示すように
一斉に読み出しゲートを介して偶数ラインの画素の信号
電荷のみが垂直レジスタ２６に読み出され、垂直レジス
タ２６に読み出された偶数フィールド分の信号電荷が転
送ゲート３２を介して蓄積部３３に高速に転送されると
共に、奇数フィールド分の信号電荷がドレイン部２２を
介して破棄される（図３中斜線部にて示す）。つまり、
図４に一部抜粋してして示すようにフィールドF2におい
ては、単位画素２３の夫々に発生した信号電荷１Ａ，２
Ａ，３Ａ，４Ａ，１Ｂ，２Ｂ，３Ｂ，４Ｂのうちの偶数
ラインの信号電荷２Ａ，４Ａ，２Ｂ，４Ｂのみが垂直レ
ジスタ２６に読み出され、残りの奇数ラインの信号電荷
１Ａ，３Ａ，１Ｂ，３Ｂがドレイン部２２を介して破棄
される。尚、図４中の端子２８ａが奇数ライン読み出し
用の制御端子であり、端子２８ｂが偶数ライン読み出し
用の制御端子である。この２つの端子２８ａ，２８ｂを
制御することにより全画素読み出し転送処理と、インタ
ーレース走査に対応した読み出し転送処理が可能とされ
る。

【００４８】フィールドF3において、蓄積部３６の前回
の転送処理の読み残しの１２０ライン分の信号電荷と、
蓄積部３３に新たに転送された偶数フィールドの２４０
ライン分の信号電荷とが水平ブランキング毎に順次転送
されて読み出される。水平レジスタ４１に転送された水
平走査１ライン分の信号電荷が水平レジスタ４１から出
力アンプ部４３に転送される。従って、出力アンプ部４
３において、信号電荷が信号電圧に変換され、この１ラ
イン毎の３６０ライン分の信号出力が出力端子４４を介
して取り出される。

【００４９】即ち、ＣＣＤ撮像素子１の出力端子４４か
らは、図３の中段部に示すように１フレーム（２／６０
秒）の間の前半部の２／９０秒の区間において１フレー
ムに対応した全画素の出力が取り出され、残りの１／９
０秒の区間においてインターレース走査における偶数フ
ィールドに対応した画素の出力とが取り出される。この
ようにしてＣＣＤ撮像素子１は、全画素の出力と偶数フ
ィールドの画素の出力とを交互に１フレーム毎に読み出
して出力する。そして、このＣＣＤ撮像素子１の出力が
上述したようにサンプルホールド回路２、Ａ／Ｄ変換器
３を介して画像メモリ４に供給され、画像メモリ４に画
像データとして書き込まれる。例えば、外部の操作スイ
ッチによりインターレースモードが選択された場合に
は、図３中においてR1及びR2で示すように１フレームに
対応した全画素分のラインの中から例えば、奇数ライン
のみのデータが読み出され、偶数フィールドに対応した
偶数ラインのデータと合わせてインターレースの動画デ
ータとして出力される。

【００５０】また、外部の操作スイッチにより全画素モ
ードが選択された場合には、図３中R3にて示すように１
フレームに対応した全画素分のラインのデータのみがそ
のまま読み出され、静止画データとして出力される。更
に、外部の操作スイッチにより混合モードが選択された
場合には、１フレームに対応した全画素分のデータと、
インターレース走査における偶数フィールドに対応した
画素のデータとがそのまま読み出され画像データとされ
て出力される。

【００５１】尚、この発明の一実施形態においては、１
フレーム（２／６０秒）の間の前半部の２／９０秒の区
間において１フレームに対応した全画素の出力が取り出
され、残りの後半部の１／９０秒の区間においてインタ
ーレース走査における偶数フィールドに対応した画素の
出力が取り出される場合について説明したが、当然のこ
とながら後半部においてインターレース走査における奇
数フィールドに対応した画素の出力を取り出すようにし
ても良い。この場合においては、画像メモリ４において
１フレームに対応した全画素分のラインの中から偶数ラ
インのみのデータが読み出されるように構成される。

【００５２】また、この発明の一実施形態においては、
１フレーム分のライン数の蓄積領域を２つの蓄積部３３
及び３６によって１対３の比率で分割して設ける場合に
ついて説明したが、他の比率で分割して設けるようにし
ても良い。

【００５３】

【発明の効果】この発明では、全画素読み出し転送処理
と、インターレース走査に対応した読み出し転送処理と
が選択的に可能とされたＣＣＤ撮像素子１に１フレーム
画面を構成するライン数に対応した二つの蓄積部３１及
び蓄積部３５とが設けられると共に、蓄積部３７の一方
の端部には、一端に出力用のアンプ４３を有した水平レ
ジスタ４１が設けられ、この水平レジスタ４１が従来の
１フィールドのインターレース走査に必要とされる駆動
周波数より１．５倍高い駆動周波数で駆動されることに
より、１フレーム期間中に所定のタイミングで１フレー
ムに対応した全画素の信号電荷と、インターレース走査
における例えば偶数フィールドに対応した画素の信号電
荷とが読み出されて転送され、ＣＣＤ撮像素子１から出
力される。

【００５４】従って、このようになされるこの発明に依
れば、動作周波数を２倍とすることなく、また、出力系
を並列処理とすることなく、解像度の高い高画質な画面
を得ることができ、然も、インターレース方式の動画画
面及び全画素読み出しの静止画画面の両者を選択的に得
ることができる。また、ＣＣＤ撮像素子特有のスミア現
象の発生を低減することができる。

【図面の簡単な説明】

【図１】この発明の一実施形態のブロック図である。

【図２】この発明の一実施形態のＣＣＤ撮像素子の説明
に用いるブロック図である。

【図３】この発明の一実施形態の動作説明に用いる説明
図である。

【図４】この発明の一実施形態の動作説明に用いる説明
図である。

【図５】従来の撮像装置の一例としてのブロック図であ
る。

【図６】従来の撮像装置の動作説明に用いる説明図であ
る。

【図７】従来の撮像装置の動作説明に用いる説明図であ
る。

【図８】従来の撮像装置の動作説明に用いる説明図であ
る。

【図９】従来の撮像装置の他の例としてのブロック図で
ある。

【符号の説明】

１・・・ＣＣＤ撮像素子、４・・・画像メモリ、７・・
・クロック発生回路、１１・・・システム制御ＣＰＵ、
２１・・・撮像部、２３・・・単位画素、２４・・・フ
ォトダイオード、２６・・・撮像部の水平レジスタ、３
１・・・蓄積部、３３・・・蓄積部３１の垂直レジス
タ、３５・・・蓄積部、３７・・・蓄積部３５の垂直レ
ジスタ、４１・・・水平レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １フレ−ムに対応する画素が配列され、
   １フレームに対応する画素の撮像信号を順次走査で読み
   出せると共に、１フィールドに対応する画素の撮像信号
   を飛び越し走査で読み出せる撮像手段と、 少なくとも１フレームに対応する蓄積容量を有する蓄積
   手段と、 １フレームの時間に少なくとも３フィールドに対応する
   画素の撮像信号を転送できる出力手段とを備え、 上記撮像手段を１フィールド毎に上記順次走査と上記飛
   び越し走査とに交互に設定し、 上記順次走査で上記撮像手段から得られた１フレームに
   対応する画素の撮像信号と上記飛び越し走査で上記撮像
   手段から得られた１フィールドに対応する画素の撮像信
   号とを上記蓄積手段に蓄積し、 上記出力手段により上記蓄積手段から上記順次走査で上
   記撮像手段から得られた１フレームに対応する画素の撮
   像信号と上記飛び越し走査で上記撮像手段から得られた
   １フィールドに対応する画素の撮像信号との３フィール
   ド分に対応する画像信号を１フレームの時間に転送する
   ようにした撮像装置。
2. 【請求項２】 請求項１記載の撮像装置において、上記
   蓄積手段が分割して設けられ、蓄積容量の分割比率が１
   対３とされることを特徴とする撮像装置。
3. 【請求項３】 請求項１記載の撮像装置において、更
   に、上記出力手段からの撮像信号を記憶する画像メモリ
   を備え、 動画信号を得る場合には、上記順次走査で上記撮像手段
   から得られる１フレームに対応する画素の撮像信号と上
   記飛び越し走査で上記撮像手段から得られる１フィール
   ドに対応する画素の撮像信号とから偶数及び奇数フィー
   ルドの撮像信号を形成して１フレームの撮像信号とし、 静止画信号を得る場合には、上記順次走査で上記撮像手
   段から得られる１フレームに対応する画素の撮像信号を
   １フレームの撮像信号とするようにしたことを特徴とす
   る撮像装置。