JPH1174441A - モジュール構造体 - Google Patents

モジュール構造体

Info

Publication number
JPH1174441A
JPH1174441A JP10184362A JP18436298A JPH1174441A JP H1174441 A JPH1174441 A JP H1174441A JP 10184362 A JP10184362 A JP 10184362A JP 18436298 A JP18436298 A JP 18436298A JP H1174441 A JPH1174441 A JP H1174441A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
main surface
thin semiconductor
resin sealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10184362A
Other languages
English (en)
Other versions
JP3320017B2 (ja
Inventor
Masachika Masuda
正親 増田
Tamaki Wada
環 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Microcomputer System Ltd
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Microcomputer System Ltd, Hitachi Ltd filed Critical Hitachi Microcomputer System Ltd
Priority to JP18436298A priority Critical patent/JP3320017B2/ja
Publication of JPH1174441A publication Critical patent/JPH1174441A/ja
Application granted granted Critical
Publication of JP3320017B2 publication Critical patent/JP3320017B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/181Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3421Leaded components
    • H05K3/3426Leaded components characterised by the leads

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 0.5mm厚程度の薄型半導体装置を用いた
モジュール構造体を提供する。 【構成】 半導体チップの一主面がアウターリードの第
2の部分の折れ曲がる方向と同一の方向を向いている第
1半導体装置と、半導体チップの一主面がアウターリー
ドの第2の部分の折れ曲がる方向と逆の方向を向いてい
る第2半導体装置とを有し、前記第1半導体装置及び第
2半導体装置は、夫々の対応するアウターリードの第4
の部分同志を接続した状態で基板に実装されていること
を特徴とするモジュール構造体。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、モジュール構造体に係
り、特に、薄型半導体装置を用いたモジュール構造体に
関するものである。
【0002】
【従来の技術】従来の薄型半導体装置の小型パッケージ
として、タブ付きリードフレームとワイヤボンディング
方式を採用した1.2mm厚のTSOP(hin moll
ut-line ackege)型が開発されている。これについ
ては、例えば(株)日立製作所発行のGINE83に記載
されている。
【0003】また、3.3mm厚のメモリカードにおい
て、TSOP型の薄型半導体装置を両面実装し、実装効
率を最大にした大容量メモリカードが開発されている。
しかし、より薄いTSOP型の要求が強いために、TS
OP型と同じ外形サイズとした0.5mm厚のTCP
(ape arrier ackege)型が提案されている。これ
については、例えば、日経マイクロデバイス、1991
年2月号、65〜66頁に記載されている。このTCP
型の薄型半導体装置は、半導体チップを0.2mm程度
薄くし、TAB(ape utmated ondenge)方式のボ
ンディングにより半導体チップとインナーリードとを電
気的に接続し、プラスチックモールドした構造で構成さ
れる。
【0004】また、半導体チップの主面(素子形成面)の
一部、インナーリードの一部の夫々にポリイミドから成
形された薄型耐熱樹脂からなる素子保持体を接着固定す
ることによりパッケージの厚さを薄くするようにした半
導体装置が特開平4−106941号公報に記載されて
いる。この装置においては、半導体チップの電極とイン
ナーリードとをボンディングワイヤ(金属細線)で結線す
るとき、半導体チップの端部とボンディングワイヤとの
間隔をショート不良を起こさないように大きくし、また
半導体チップの主面とインナーリードの上面とを同一平
面にしている。
【0005】また、金属膜からなるインナーリードを絶
縁テープの上に配置し、該絶縁テープの一部の下面で半
導体チップの主面を支持するようにした半導体装置が特
開平3−261153号公報に記載されている。
【0006】また、半導体チップの主面上にリードフレ
ームのタブ部(ダイパッド部)を配置し、該タブ部で半導
体チップを支持するようにした半導体装置が特開平1−
286342号公報に記載されている。
【0007】
【本発明が解決しようとする課題】本発明者は、前述の
TAB方式を採用するTCP型の薄型半導体装置を検討
した結果、次の問題点を見出した。
【0008】(1)アウターリードが銅(Cu)箔で構
成されているため、アウターリードの強度が弱い。その
ため、リードが曲りコンタクト不良を発生する。
【0009】(2)アウターリードの強度が弱いため、
ソケットの選別が困難である。
【0010】(3)TAB方式のボンディングを用いる
ので、リードフレーム方式のボンディングに比較して高
価になる。
【0011】また、特開平4−106941号公報にお
いては、半導体チップの主面とインナーリードの上面と
を同一平面にしているため、半導体チップの電極とイン
ナーリードとをボンディングワイヤで結線するとき、ボ
ンディングワイヤのループ高さ(半導体チップの主面か
ら垂直方向に向った頂点部までの高さ)が高くなり、薄
型のパッケージが得られない。更に、ボンディングワイ
ヤをワイヤリバースボンディングにより結線したとして
も、半導体チップの主面とインナーリードの上面とが同
一平面にあるため、パッケージを十分薄くできない。
【0012】また、特開平3−261153号公報にお
いては、インナーリードの上面は半導体チップの主面よ
り上に位置するため、ボンディングワイヤのループ高さ
が高くなり、薄型のパッケージが得られない。
【0013】また、特開平1−286342号公報にお
いては、樹脂テープより厚いダイパッド部が半導体チッ
プの主面上にあり、また、インナーリードの上面は半導
体チップの主面よりも上に位置する。従って、ボンディ
ングワイヤのループ高さが高くなり、薄型のパッケージ
が得られない。
【0014】本発明の目的は、0.5mm厚程度の薄型
半導体装置を用いたモジュール構造体を提供することに
ある。
【0015】本発明の他の目的はリードフレームを用い
たアウターリード強度が高い0.5mm厚程度の薄型半
導体装置を用いたモジュール構造体を提供することにあ
る。
【0016】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0017】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【0018】(1)半導体チップの周辺端部の近傍にイ
ンナーリードの先端部が配設され、前記半導体チップの
主面に絶縁フィルムテープの一部が接着剤で貼り付けら
れると共に、この絶縁フィルムテープの他の部分が前記
インナーリードの一部に接着剤で貼り付けられ、前記半
導体チップの主面に設けられた電極パッドとそれらに対
応する前記インナーリードとがボンディングワイヤで電
気的に接続され、前記半導体チップ、インナーリード、
絶縁フィルムテープ及びボンディングワイヤがモールド
樹脂で封止され、前記絶縁フィルムテープの厚さは前記
半導体チップの主面からボンディングワイヤの頂点まで
の高さ以下で形成され、前記ボンディングワイヤが接続
されたインナーリードの先端部の上面は前記半導体チッ
プの主面よりも下に位置し、かつ前記インナーリードは
前記半導体チップの主面とこれに対向するその裏面との
間に位置する薄型半導体装置である。
【0019】(2)前記ボンディングワイヤは、ボール
ボンディング法によるボール側が前記インナーリードに
接続され、非ボール側が前記半導体チップの電極パッド
に設けられている構造になっている。
【0020】(3)前記絶縁フィルムテープが貼り付け
られたインナーリードの一部の上面は、前記半導体チッ
プの主面と同じ面に位置する。
【0021】(4)前記インナーリードは、前記モール
ド樹脂の半導体チップの主面に垂直な方向の厚さのほぼ
中央部から突出してアウターリードを形成する。
【0022】(5)前記アウターリードの半導体チップ
の主面に垂直な方向の幅は、前記モールド樹脂の半導体
チップの主面に垂直な方向の幅より大きく構成される。
【0023】(6)前記アウターリードは、前記モール
ド樹脂の厚さ方向のほぼ中央部から前記半導体チップの
主面にほぼ平行に突出した第1部分と、この第1部分か
ら前記半導体チップの主面側に折れ曲がった第2部分
と、この第2部分から前記半導体チップの主面側のモー
ルド樹脂の一表面とほぼ同一面を成す第3部分と、この
第3部分から前記半導体チップの主面と対向するその裏
面側に折れてほぼ半導体チップの主面と垂直になる第4
部分と、この第4部分から前記モールド樹脂に向かい、
前記半導体チップの裏面側のモールド樹脂の下面とほぼ
同一面を成す第5部分とで構成される。
【0024】(7)前記アウターリードの表面には半田
メッキ層が形成される。
【0025】
【作用】上述した手段(1)によれば、半導体チップの
周辺端部の近傍にインナーリードの先端部が配設され、
前記半導体チップの主面に絶縁フィルムテープの一部が
接着剤で張付けられると共に、この絶縁フィルムテープ
の他の部分が前記インナーリードの一部に接着剤で貼り
付けられ、前記半導体チップの主面に設けられた電極パ
ッドとそれらに対応する前記インナーリードとがボンデ
ィングワイヤで電気的に接続され、前記半導体チップ、
インナーリード、絶縁フィルムテープ及びボンディング
ワイヤがモールド樹脂で封止され、前記絶縁フィルムテ
ープの厚さは、前記半導体チップの主面からボンディン
グワイヤの頂点までの高さ以下で形成され、前記ボンデ
ィングワイヤが接続されたインナーリードの先端部の面
は前記半導体チップの主面よりも下に位置し、かつ前記
インナーリードは前記半導体チップの主面とこれに対向
するその裏面との間に位置するので、アウターリードの
強度が高い0.5mm厚程度のTOC(ape n hi
p)パッケージの薄型半導体装置を得ることができる。
【0026】上述した手段(2)によれば、ボンディン
グワイヤの構造が、ボールボンディング法によるボール
側がインナーリードに設けられ、非ボール側が半導体チ
ップに設けられていることにより、ボンディングワイヤ
の上側に厚いモールド樹脂を設けることが可能であるの
で、さらに薄い超薄型半導体装置が得られる。
【0027】上述した手段(3)によれば、前記絶縁フ
ィルムテープが貼り付けられたインナーリードの一部の
上面は前記半導体チップの主面と同じ面に位置するの
で、インナーリードに絶縁フィルムテープを容易に貼り
付けることができる。
【0028】上述した手段(4)によれば、前記インナ
ーリードは、前記モールド樹脂の半導体チップの主面に
垂直な方向の厚さのほぼ中央部から突出してアウターリ
ードを形成するので、モールド樹脂の厚さを薄くするこ
とができる。
【0029】上述した手段(5)によれば、前記アウタ
ーリードの半導体チップの主面に垂直な方向の幅は、前
記モールド樹脂の半導体チップの主面に垂直な方向の幅
より大きく構成されるので、基板への半田付けの際、基
板に反り等が生じても良好に半田付けが行える。
【0030】上述した手段(6)によれば、前記アウタ
ーリードは、前記モールド樹脂の厚さ方向のほぼ中央部
から前記半導体チップの主面にほぼ平行に突出した第1
部分と、この第1部分から前記半導体チップの主面側に
折れ曲がった第2部分と、この第2部分から前記半導体
チップの主面側のモールド樹脂の一表面とほぼ同一面を
成す第3部分と、この第3部分から前記半導体チップの
主面と対向するその裏面側に折れてほぼ半導体チップの
主面と垂直になる第4部分と、この第4部分から前記モ
ールド樹脂に向かい、前記半導体チップの裏面側のモー
ルド樹脂の下面とほぼ同一面を成す第5部分とで構成さ
れる。この様に、アウターリードを湾曲させてアウター
リードの寸法を長くし、かつ弾力性をもたせることによ
り、半田付けの際の温度サイクルによる応力を吸収する
ことができるので、実装部の半田にクラックが発生する
のを防止することができる。
【0031】上述した手段(7)によれば、半田付けを
一括して行うことができ、特に、薄型半導体装置を複数
積層する場合に、半田付け工程を一度に行えるので、組
立工程を大幅に減少できる。
【0032】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。
【0033】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0034】図1は、本発明の第1実施例によるTOC
パッケージ構造を採用する薄型半導体装置のモールド樹
脂の上部を除去した状態の概略構成を示す平面図、図2
は、図1に示すII−II切断線で切った断面図、図3は、
図1に示すIII−III切断線で切った断面図、図4は、第
1実施例の絶縁フィルムテープによる支持形態を変えた
変形例を示す図、図5は、第1実施例の半導体チップの
主面上にアルミニウム箔等の光入射遮断手段を設けた変
形例の構成を示す断面図、図6は、第1実施例の半導体
チップの主面側が実装基板に対向するように実装された
状態を示す断面図、図7は、第1実施例の薄型半導体装
置を2段積み重ねた第2実施例による積層体を示す断面
図、図8は、第1実施例の薄型半導体装置を基板に実装
する方法を説明するための断面図、図9は、第1実施例
の薄型半導体装置を基板に2段実装する方法を説明する
ための断面図、図10は、本発明の薄型半導体装置を基
板に実装する他の例を説明するための断面図、図11
は、本発明の薄型半導体装置を基板に2段実装する他の
方法を説明するための断面図、図12は、本発明の薄型
半導体装置を用いたモジュール構造体の実施例を示す斜
視図、図13は、本発明の薄型半導体装置を用いたモジ
ュール構造体の他の実施例を示す斜視図である。
【0035】第1実施例の薄型半導体装置(TOCパッ
ケージ構造)は、図1及び図2に示すように、半導体チ
ップ1の周辺端部の近傍に、複数のインナーリード(リ
ード2のインナー部)2Aの夫々の先端部が平面状に配
設されている。半導体チップ1の主面にはストライプ状
に形成された絶縁フィルムテープ3の一部が接着剤4で
貼り付けられている。この絶縁フィルムテープ3の他の
部分は、複数本のインナーリード2Aのうちのいくつか
のインナーリード2Aに貼り付けられている。また、絶
縁フィルムテープ3の他の部分は、例えば吊りリード5
が設けられている場合、例えば少なくとも1つの吊りリ
ード5に接着剤4で貼り付けられている。半導体チップ
1の主面には複数の電極パッド1Aが配置され、この複
数の電極パッド1Aの夫々は、対応する複数のインナー
リード2Aの夫々とボンディングワイヤ6で夫々毎に電
気的に接続されている。これらの半導体チップ1、イン
ナーリード2A、絶縁フィルムテープ3及びボンディン
グワイヤ6等はモールド樹脂7で封止されている。つま
り、薄型半導体装置はTOCパッケージ構造で構成され
る。
【0036】尚、半導体チップ1の支持のための前記絶
縁フィルムテープ3は、モールド時に半導体チップ1が
ひねられたり(傾いたり)、動いたりしないように、好
ましくは4点以上で、又は少なくとも3点でインナーリ
ード2Aを支持する。即ち、4点で支持する場合は、図
4に実線及び点線で示した例えば十字状の絶縁フィルム
テープ3を用い、その4つの先端部でインナーリード2
Aを支持して良く、また、3点で支持する場合は、図4
に実線で示した例えばT字状の絶縁フィルムテープ3を
用い、その3つの先端部でインナーリード2Aを支持し
ても良い。この場合、少なくとも1つの吊りリード5が
設けられている場合は、前記絶縁フィルムテープ3の少
なくとも1つの先端部で吊りリード5を支持しても良
い。
【0037】前記絶縁フィルムテープ3としては、例え
ば、ポリイミド系樹脂が使用され、接着剤4としては、
例えば、ポリイミド系樹脂もしくはエポキシ系樹脂が使
用される。そして、絶縁フィルムテープ3の厚さは、半
導体チップ1の主面からボンディングワイヤ6の頂部ま
での高さ(以下、ループ高さと称す)以下の厚さであ
り、例えば、図2に示すように、接着剤4の厚さも含め
て0.05mmである。前記絶縁フィルムテープ3以外
の各部の厚さ寸法は、例えば、モールド樹脂7の下面
(裏面)から半導体チップ1までの厚さ0.10mm、半
導体チップ1の厚さ0.28mm、半導体チップ1の主
面からモールド樹脂7の上面までの厚さ0.12mmで
あり、実装基板面とモールド樹脂7の下面との間隔は
0.03mmである。
【0038】前記モールド樹脂7は、例えば低応力化を
図るため、フェノール系硬化剤、シリコーンゴム及びフ
ィラーが添加されたエポキシ系樹脂を使用する。
【0039】前記ボンディングワイヤ6のボンディング
は、ボールボンディング法を用い、ボンディングワイヤ
6のボール側がインナーリード2Aに設けられ、非ボー
ル側が半導体チップ1に設けられている。このように逆
ボンディングすることにより、ボンディングワイヤ6上
のモード樹脂7の量が多くなるので、同一厚さであれ
ば、信頼性の向上がはかれ、また、信頼性の点で問題が
なければ、ボンディングワイヤ6上のモード樹脂7の量
を減らすことができるので、さらに薄くすることが可能
である。したがって、このように逆ボンディングにする
か、通常ボンディングするかは、薄型半導体装置の厚さ
の要求に応じて選択すればよい。
【0040】更に、図2から明らかなように、インナー
リード2Aのボンディング面(上面)は半導体チップ1の
主面より下に位置し、かつインナーリード2Aのボンデ
ィング面に対向するその裏面(下面)は半導体チップ1の
主面に対向するその裏面より上に位置している。これに
よりボンディングワイヤ6のループ高さをより低くで
き、また、ボンディングワイヤ6のワイヤ長をより短く
できる。
【0041】また、前記複数のインナーリード2Aのう
ち、絶縁フィルムテープ3が貼り付けられるインナーリ
ード2Aの先端部は折り曲げられ、図3に示すように、
半導体チップ1の主面と同じ高さの位置に配置されてい
るため、絶縁フィルムテープ3の貼り付けがし易い。
【0042】また、リード2は、図2に示すように、モ
ールド樹脂7、即ちパッケージの厚さ方向のほぼ中央部
から突出している。
【0043】また、アウターリード2Bは、パッケージ
の厚さ方向のほぼ中央部から半導体チップ1の主面にほ
ぼ平行に突出した部分2B1と、その後、半導体チップ
1の主面側に折れ曲がった部分2B2と、その後、半導
体チップ1の主面側のパッケージ表面とほぼ同一面を成
す部分2B3と、その後、半導体チップ1の主面と反対
側に折れてほぼ半導体チップ1の主面と垂直になる部分
2B4と、その後、パッケージに向かい、半導体チップ
1の主面と反対側の面側のパッケージの表面とほぼ同じ
高さを成す部分2B5とで形成される。尚、好ましく
は、アウターリード2Bの部分2B5の下面はモールド
樹脂(パッケージ)7の下面に対して約0.03mm程度
突出している。これにより、薄型半導体装置の基板への
実装時の半田付けの際に、基板が反ったり、歪んだりし
てもアウターリード2Bの部分2B5を基板に確実に半
田付けできる。
【0044】また、図9、図11のように薄型半導体装
置を基板上に半田付けして上方に積層した場合には、ア
ウターリード2Bの部分2B4は、主面とほぼ垂直を成
す必要はなく、半導体チップ1の主面に垂直な面より傾
いて良い。
【0045】尚、アウターリード2Bは、図2と対称的
に、パッケージの厚さ方向のほぼ中央から半導体チップ
1の主面側に折れ曲がるように形成しても良い(図6参
照)。このようなアウターリード2Bをここでは逆曲げ
アウターリード2Bと称し、図2に示すものを正曲げア
ウターリード2Bと称する。
【0046】このように、アウターリード2BをほぼJ
ベンド状に湾曲させているため、アウターリード2Bの
全長を長くし、かつ弾力性をもたせることができる。こ
のような構成にすることにより、アウターリード2Bの
弾力性により、基板実装時の半田付け時等の温度サイク
ルによる応力を吸収するので、実装基板上の配線パッド
との接続部の半田にクラックが発生するのを防止するこ
とができる。
【0047】前記インナーリード2A、アウターリード
2Bの夫々は、切断成形工程前においてリードフレーム
に一体に構成される。このリードフレームは、例えばF
e−Ni(例えばNi含有率42又は50〔%〕)合
金、Cu等で形成される。
【0048】次に、本実施例の薄型半導体装置の組立工
程を簡単に説明する。
【0049】前記本実施例の薄型半導体装置の組立工程
は、次の工程順で行う。 (1)リードフレームに支持された複数のインナーリード
2Aのうちのいくつかのインナーリード2Aに絶縁フィ
ルムテープ3を熱可塑性接着剤4により貼着固定する。 (2)前記絶縁フィルムテープ3に半導体チップ1を熱可
塑性接着剤4により貼着固定する(ペレット付け)。 (3)下台を真空引きして半導体チップ1を固定し、ワイ
ヤボンディングを行う。 (4)全体を樹脂(レジン)でモールドして封止する。 (5)各アウターリード2Bに半田メッキ処理を施し、ア
ウターリード2Bの全体に例えば厚さ約10μm程度の
半田メッキ層を設ける。 (6)リードフレームからアウターリード2Bを切断する
切断加工を行う。 (7)各アウターリード2Bを前述の様にほぼJベンド状
に成形加工する。この加工の工数は5工程である。 (8)マークを付け、選別を行う。
【0050】以上の説明からわかるように、本実施例に
よれば、リードとしてリードフレームを使用しているの
で、アウターリード2Bの強度を強くすることができ
る。また、半導体チップ1の主面に絶縁フィルムテープ
3の一部が接着剤4で貼り付けられ、該絶縁フィルムテ
ープ3の他の部分が複数のインナーリード2Aのうちの
いくつかに若しくは吊りリード5に接着剤4で貼り付け
られ、前記半導体チップ1の主面に設けられている電極
パッド1Aとインナーリード2Aの先端部とがボンディ
ングワイヤ6で電気的に接続され、これらの半導体チッ
プ1、インナーリード2A、絶縁フィルムテープ3及び
ボンディングワイヤ6等がモールド樹脂7で封止され、
前記絶縁フィルムテープ3の厚さをボンディングワイヤ
6のループ高さ以下としているので、0.5mm厚程度
のTOCパッケージの薄型半導体装置を得ることができ
る。
【0051】また、ワイヤボンディングは、ボールボン
ディング法を用い、ボンディングワイヤ6のボール側が
インナーリード2Aに設けられ、非ボール側が半導体チ
ップ1に設けられている逆ボンディングワイヤ構造にな
っている。更に、インナーリード2Aのボンディング面
(上面)は半導体チップ1の主面より下に位置しているこ
とにより、ボンディングワイヤ6の上側に設けられるモ
ールド樹脂7を減らすことができるので、さらに薄い超
薄型半導体装置を得ることができる。
【0052】また、アウターリード2Bを前記部分2B
2を有するように湾曲させてアウターリード2Bの全長
を長くし、かつ弾力性をもたせることにより、温度サイ
クルによる応力を吸収することができるので、実装時の
半田にクラックが発生するのを防止することができる。
【0053】更に、前記実施例において、図5に示すよ
うに、前記半導体チップ1の主面にアルミニウム箔10
等の光入射遮断手段を設けるか、あるいは、図6に示す
ように、半導体チップ1の主面が、実装基板11に対向
するように実装して半導体チップ1の主面への光入射を
遮断するようにする。このように光入射遮断手段を設け
ることにより、半導体チップ1の主面への光の入射を防
止することができるので、超薄型半導体装置にしても光
によるデータリテンション等の特性劣化を防止すること
ができる。
【0054】次に、本発明の第2実施例を図面を用いて
説明する。
【0055】本実施例の積層体は、図7に示すように、
前記第1実施例のTOCパッケージの薄型半導体装置を
2段に重ねた構造になっている。
【0056】この実施例の積層体においては、両薄型半
導体装置ともボンディングワイヤ6のボール側がインナ
ーリード2Aに設けられ、非ボール側が半導体チップ1
に設けられている逆ボンディングワイヤになっている
が、下段の薄型半導体装置のボンディングワイヤ6は、
逆ボンディングワイヤ構造とし、上段の薄型半導体装置
のボンディングワイヤ6は、通常ボンディングワイヤ構
造としてもよい。
【0057】以上の説明からわかるように、本実施例に
よれば、超薄型半導体装置を重ね合せても、1mm程度
の薄い積層体を得ることができる。
【0058】尚、本実施例では、薄型半導体装置を2段
に積み重ねた構造の積層体について説明したが、さらに
多段に積み重ねた構造の積層体にすることができること
は、容易に予測することができるであろう。
【0059】尚、積層体としては、図5に示す光入射遮
蔽手段が設けられた薄型半導体装置を多段に積み重ねて
も良い。
【0060】次に、前記各実施例の薄型半導体装置及び
積層体を基板に実装してモジュール構造体を構成する方
法について説明する。
【0061】まず、前記第1実施例の薄型半導体装置を
基板に実装する方法について、図8を参照して説明す
る。
【0062】(1)まず、基板(例えばプリント配線基
板)11の実装面Lのうち、薄型半導体装置のアウター
リード2BのM部に対応する部分(領域)に半田ペースト
を塗布する。
【0063】(2)次に、薄型半導体装置を基板11の
実装面L上に塔載し、半田付け(例えば半田リフロー)
を行う。こうして、薄型半導体装置を基板に実装する。
【0064】次に、薄型半導体装置を2段に積層する場
合について、図9を参照して簡単に説明する。
【0065】(1)まず、前述のように基板11に実装
された薄型半導体装置(A)のアウターリード2BのN部
に半田ペーストを塗布する。
【0066】(2)次に、前記薄型半導体装置(A)上に
別の薄型半導体装置(B)を塔載し、半田付けを行う。こ
のような工程を繰り返し行うことにより、基板11の実
装面L上に薄型半導体装置を2段以上に積層することが
可能となる。
【0067】尚、薄型半導体装置(A)上に薄型半導体装
置(B)を塔載してN部を半田付けした後に、これら一体
化された薄型半導体装置(積層体)を基板11の実装面L
上に実装しても良い。
【0068】次に、薄型半導体装置として、図10に示
すように、アウターリード2Bの全体に例えば厚さ20
μm程度の半田メッキ層12A、12Bが設けられた薄
型半導体装置を基板に実装する方法について説明する。
【0069】この場合、図10に示すように、基板11
の実装面L上に薄型半導体装置を塔載し、その後、半田
メッキ層12A、12Bが溶ける程度の温度(例えば1
95℃以上)で加熱することでアウターリード2BのM
部が溶け、半田付けが行われる。尚、半田メッキ層12
A、12Bの厚さは、アウターリード2Bの成形が容易
に行われるように20μm程度が好ましい。
【0070】次に、アウターリード2Bに半田メッキ層
12A、12Bが設けられた薄型半導体装置を2段に積
層する場合について、図11を参照して説明する。
【0071】この場合、図11に示すように、薄型半導
体装置(A)上に薄型半導体装置(B)を積層した2段重ね
の薄型半導体装置を基板11の実装面L上に塔載し、そ
の後、前述の温度で加熱することでN部、M部の半田メ
ッキ層12Bが溶け、半田付けがなされる。このような
方法においては、薄型半導体装置の段数に無関係で半田
付けの工程を1回で行うことができる。尚、薄型半導体
装置を積層する際、薄型半導体装置を基板に塔載した
後、190℃程度の温度で予備加熱を行って半田メッキ
層をわずかに溶かし、これら薄型半導体装置と基板11
とを固定した後、195℃程度の温度で加熱するように
しても良い。
【0072】尚、薄型半導体装置として、例えばDRA
Mを塔載した薄型半導体装置を2段積層する場合には、
チップセレクト用のリードピンが各薄型半導体装置に対
して2本づつ増える(追加される)。従って、メモリとし
て各実施例の薄型半導体装置をN段積層した場合には、
チップセレクト用のリードピンが各薄型半導体装置に対
してN本増える。
【0073】尚、前述したように図10、図11を除い
た図2、図3、図5乃至図9においても、図10、図1
1に示すのと同様に各アウターリード2Bには約10μ
m程度の厚さでメッキ層が設けられているが、図示は省
略している。
【0074】また、各実施例において、各アウターリー
ド2Bのメッキ層は、アウターリード2Bの半田付けが
行われる部分のみに設けてもよく、また、アウターリー
ド2Bの外側にのみ設けても良い。
【0075】また、各実施例において、各インナーリー
ド2Aのボンディングがなされる部分に、図10、図1
1に示すように銀メッキ層12Cを設けてもよい。
【0076】次に、前記実施例の薄型半導体装置を高密
度に基板に実装したモジュール構造体のいくつかの実施
例について説明する。
【0077】図12は、例えば2段に積層した薄型半導
体装置を横に例えば2列に配置した場合のモジュール構
造体の実施例である。
【0078】2列のうち一方の列の薄型半導体装置
(A)、(B)の夫々は、図9又は図11に示すように、正
曲げアウターリード2Bを持ち、他方の列の薄型半導体
装置(C)、(D)の夫々は、図6に示すように、逆曲げア
ウターリード2Bを持つ。この場合、薄型半導体装置
(A)、(B)の夫々のアウターリード2Bとそれに対向す
る薄型半導体装置(C)、(D)の夫々のアウターリード2
Bのピン番号は、例えば共に1Pin〜10Pinが同一に
なる。従って、例えば薄型半導体装置(A)、(B)の夫々
の1Pinと薄型半導体装置(C)、(D)の夫々の1Pinと
を結ぶ際の配線長を短くすることができるので、ノイズ
を低減できると共に、データの高速化処理が可能にな
る。また、薄型半導体装置の高密度実装が可能になるの
で、従来と同一の空間においてメモリー容量を大きくで
きる。
【0079】次に、前記モジュール構造体の組み立て方
法について説明する。
【0080】まず、各薄型半導体装置のアウターリード
が図8、図9に示すように通常のものである場合につい
て述べる。
【0081】一つの方法として、まず、図9の積層体の
組み立て方法と同様にして一方の列の薄型半導体装置
(A)、(B)同士を半田付けし、その後、同様の方法で他
方の列の薄型半導体装置(C)、(D)同士を半田付けし、
これら2列の積層体を基板11に半田付けすると共に、
2列の薄型半導体装置の互いに対向するアウタリード2
Bの夫々の部分2B4同士を半田付けする。この場合、
図8に示す面P部に半田ペーストを塗布して半田付けを
行う。
【0082】また、別の方法として、薄型半導体装置
(A)、(C)を基板に半田付けした後に、この薄型半導体
装置(A)上に薄型半導体装置(B)、薄型半導体装置(C)
上に薄型半導体装置(D)の夫々を積層して半田付けする
ようにしても良い。
【0083】一方、各薄型半導体装置のアウターリード
2Bが図10に示すように半田メッキ層12A、12B
を有している場合は、図11の実施例の場合と同様に、
すベての薄型半導体装置(A)〜(D)を図12のように配
置した後に一括して半田付けを行うことができる。
【0084】尚、図12の実施例では2層に積層された
積層体を2列に配置したが、単体の薄型半導体装置を横
方向に複数列配置したものに本実施例を適用しても良
く、その場合は正曲げ、逆曲げアウターリード2Bを持
つ薄型半導体装置を交互に配置すれば良い。また、3つ
以上の薄型半導体装置を積層した積層体を複数列配置し
た場合にも本実施例は適用でき、その場合も正曲げ、逆
曲げアウターリード2Bを持つ積層体を交互に横方向に
配置すれば良い。
【0085】図13は、例えば4段に積層した薄型半導
体装置を縦に例えば2列に配置したモジュール構造体の
実施例である。
【0086】2列の積層体の各薄型半導体装置(A)〜
(D)、(E)〜(H)の夫々のアウターリード2Bは、基板
21、31に半田付けされる。好ましくは、各薄型半導
体装置(A)〜(D)、(E)〜(H)のアウターリード2Bは
全て正曲げ又は逆曲げである。この場合、薄型半導体装
置(A)〜(D)のアウターリード2Bの1Pin〜10Pin
が各薄型半導体装置(E)〜(H)のアウターリード2Bと
同一基板、例えば基板31に半田付けされるようにすれ
ば、例えば各薄型半導体装置(A)〜(D)の1Pinと各薄
型半導体装置(E)〜(H)の1Pinとを結ぶ際の配線長を
短くできる。従って、図12の実施例と同様にノイズを
低減できると共に、データの高速化処理が可能になる。
また、薄型半導体装置の高密度実装が可能になり、従っ
て従来と同一の空間においてメモリー容量を大きくでき
る。
【0087】次に、このように構成されるモジュール構
造体の組み立て方法について説明する。
【0088】まず、各薄型半導体装置のアウターリード
2Bが図8、図9のように通常のものである場合につい
て述べる。
【0089】一つの方法として、まず、図9の積層体の
組み立て方法と同様にして一方の列の薄型半導体装置
(A)〜(D)同士を半田付けし、その後、同様の方法で他
方の列の薄型半導体装置(E)〜(H)同士を半田付けし、
これら2列の積層体を基板21、31にそれぞれ半田付
けする。基板21、31への半田付けの際は、図8に示
すアウターリード2Bの面P部に半田ペーストを塗布し
て半田付けを行う。
【0090】一方、各薄型半導体装置のアウターリード
2Bが図10に示すように半田メッキ層12A、12B
を有している場合は、図11の実施例の場合と同様に、
すベての薄型半導体装置(A)〜(H)を図13のように配
置した後に一括して半田付けを行うことができる。
【0091】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【0092】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0093】(1)0.5mm厚程度のTOC(ape
n hip)パッケージ構造の薄型半導体装置、それを
用いたモジュール構造体、及びそれを基板に実装する実
装方法を提供できる。
【0094】(2)リードフレームを用いたアウターリ
ード強度が高い0.5mm厚程度の薄型半導体装置、そ
れを用いたモジュール構造体、及びそれを基板に実装す
る実装方法を提供できる。
【0095】(3)ボンディングワイヤの上側に厚いモ
ールド樹脂を設けることが可能なので、さらに薄い超薄
型半導体装置を提供できる。
【0096】(4)絶縁フィルムテープが貼り付けられ
るインナーリードの一部の上面が半導体チップの主面と
同じ面に位置するので、インナーリードに絶縁フィルム
テープを容易に貼り付けることができる。
【0097】(5)アウターリードの一部がモールド樹
脂から突出するので、基板ヘの半田付けの際、基板に反
り等が生じても良好に半田付けを行うことができる。
【0098】(6)アウターリードを湾曲させてアウタ
ーリードの全長を長くし、かつ弾力性をもたせることに
より、温度サイクルによる応力を吸収することができる
ので、実装部の半田にクラックが発生するのを防止する
ことができる。
【0099】(7)半田付けを一括して行うことがで
き、特に、薄型半導体装置を複数積層した場合に半田付
け工程を一度に行えるので、組立工程を大幅に減少でき
る。
【0100】(8)半導体チップの主面への光の入射を
防止することができるので、超薄型半導体装置にしても
光によるデータリテンション等の特性劣化を防止するこ
とができる。
【図面の簡単な説明】
【図1】本発明の第1実施例によるTOCパッケージ構
造を採用する薄型半導体装置のモールド樹脂の上部を除
去した状態の概略構成を示す平面図。
【図2】図1に示すII−II切断線で切った断面図。
【図3】図1に示すIII−III切断線で切った断面図。
【図4】第1実施例の絶縁フィルムテープによる支持形
態を変えた変形例を示す図。
【図5】第1実施例の半導体チップの主面上にアルミニ
ウム箔等の光入射遮断手段を設けた変形例の構成を示す
断面図。
【図6】第1実施例の半導体チップの主面側が実装基板
に対向するように実装された状態を示す断面図。
【図7】第1実施例の薄型半導体装置を2段積み重ねた
第2実施例による積層体を示す断面図。
【図8】第1実施例の薄型半導体装置を基板に実装する
方法を説明するための断面図。
【図9】第1実施例の薄型半導体装置を基板に2段実装
する方法を説明するための断面図。
【図10】本発明の薄型半導体装置を基板に実装する他
の例を説明するための断面図。
【図11】本発明の薄型半導体装置を基板に2段実装す
る他の方法を説明するための断面図。
【図12】本発明の薄型半導体装置を用いたモジュール
構造体の実施例を示す斜視図。
【図13】本発明の薄型半導体装置を用いたモジュール
構造体の他の実施例を示す斜視図。
【符号の説明】
1…半導体チップ、1A…電極パッド、2…リード、2
A…インナーリード、2B…アウターリード、3…絶縁
フィルムテープ、4…接着剤、5…吊りリード、6…ボ
ンディングワイヤ、7…モールド樹脂、10…アルミニ
ウム箔、11…実装基板。
フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 25/18 (72)発明者 和田 環 東京都小平市上水本町5丁目22番1号 株 式会社日立超エル・エス・アイ・システム ズ内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 一主面に複数の電極パッドが形成された
    半導体チップと、この半導体チップの電極パッドにワイ
    ヤを介して電気的に接続される複数のインナーリード
    と、前記半導体チップ、複数のインナーリード及びワイ
    ヤを封止する樹脂封止体と、前記インナーリードと一体
    となり前記樹脂封止体から突出するアウターリードとを
    有し、前記アウターリードは前記樹脂封止体から突出す
    る第1の部分と前記第1の部分から上方に折れ曲がる第
    2の部分と前記第2の部分から前記第1の部分の延在方
    向と同一方向に延びる第3の部分と前記第3の部分から
    下方に折れ曲がる第4の部分と前記第4の部分から前記
    樹脂封止体に向かって延びる第5の部分とを有し、さら
    に前記半導体チップの一主面は前記第2の部分の折れ曲
    がる方向と同一の方向を向いている第1半導体装置と、 一主面に複数の電極パッドが形成された半導体チップ
    と、この半導体チップの電極パッドにワイヤを介して電
    気的に接続される複数のインナーリードと、前記半導体
    チップ、複数のインナーリード及びワイヤを封止する樹
    脂封止体と、前記インナーリードと一体となり前記樹脂
    封止体から突出するアウターリードとを有し、前記アウ
    ターリードは前記樹脂封止体から突出する第1の部分と
    前記第1の部分から上方に折れ曲がる第2の部分と前記
    第2の部分から前記第1の部分の延在方向と同一方向に
    延びる第3の部分と前記第3の部分から下方に折れ曲が
    る第4の部分と前記第4の部分から前記樹脂封止体に向
    かって延びる第5の部分とを有し、さらに前記半導体チ
    ップの一主面は前記第2の部分の折れ曲がる方向とは逆
    の方向を向いている第2半導体装置とを有し、 前記第1半導体装置及び第2半導体装置は、夫々の対応
    するアウターリードの第4の部分同志を接続した状態で
    基板に実装されていることを特徴とするモジュール構造
    体。
  2. 【請求項2】 半導体チップと、この半導体チップの側
    面に対向する先端部を有する複数のインナーリードと、
    前記半導体チップの一主面に形成された複数の電極パッ
    ドと、前記複数のインナーリードと複数の電極パッドと
    を接続する複数のワイヤと、前記半導体チップの一主面
    に接続されるチップ支持手段と、前記半導体チップ、複
    数のインナーリード、ワイヤ及びチップ支持手段を封止
    する樹脂封止体と、前記インナーリードと一体となり前
    記樹脂封止体から突出するアウターリードとを有し、前
    記アウターリードは前記樹脂封止体から突出する第1の
    部分と前記第1の部分から上方に折れ曲がる第2の部分
    と前記第2の部分から前記第1の部分の延在方向と同一
    方向に延びる第3の部分と前記第3の部分から下方に折
    れ曲がる第4の部分と前記第4の部分から前記樹脂封止
    体に向かって延びる第5の部分とを有し、さらに前記半
    導体チップの一主面は前記第2の部分の折れ曲がる方向
    と同一の方向を向いている第1半導体装置と、 半導体チップと、この半導体チップの側面に対向する先
    端部を有する複数のインナーリードと、前記半導体チッ
    プの一主面に形成された複数の電極パッドと、前記複数
    のインナーリードと複数の電極パッドとを接続する複数
    のワイヤと、前記半導体チップの一主面に接続されるチ
    ップ支持手段と、前記半導体チップ、複数のインナーリ
    ード、ワイヤ及びチップ支持手段を封止する樹脂封止体
    と、前記インナーリードと一体となり前記樹脂封止体か
    ら突出するアウターリードとを有し、前記アウターリー
    ドは前記樹脂封止体から突出する第1の部分と前記第1
    の部分から上方に折れ曲がる第2の部分と前記第2の部
    分から前記第1の部分の延在方向と同一方向に延びる第
    3の部分と前記第3の部分から下方に折れ曲がる第4の
    部分と前記第4の部分から前記樹脂封止体に向かって延
    びる第5の部分とを有し、さらに前記半導体チップの一
    主面は前記第2の部分の折れ曲がる方向とは逆の方向を
    向いている第2半導体装置とを有し、 前記第1半導体装置及び第2半導体装置は、夫々の対応
    するアウターリードの第4の部分同志を接続した状態で
    基板に実装されていることを特徴とするモジュール構造
    体。
  3. 【請求項3】 請求項1又は請求項2に記載のモジュー
    ル構造体において、前記第1半導体装置及び第2半導体
    装置は、夫々の対応するアウターリードの第4の部分同
    志を接続し、かつ上側の半導体装置のアウターリードの
    第5の部分と下側の半導体装置の対応するアウターリー
    ドの第3部分とを接続した状態で複数積層されているこ
    とを特徴とするモジュール構造体。
JP18436298A 1992-05-25 1998-06-30 モジュール構造体 Expired - Fee Related JP3320017B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18436298A JP3320017B2 (ja) 1992-05-25 1998-06-30 モジュール構造体

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP13228792 1992-05-25
JP4-132287 1992-05-25
JP18436298A JP3320017B2 (ja) 1992-05-25 1998-06-30 モジュール構造体

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP5122726A Division JP2934119B2 (ja) 1992-05-25 1993-05-25 半導体装置、積層体及びモジュール構造体

Publications (2)

Publication Number Publication Date
JPH1174441A true JPH1174441A (ja) 1999-03-16
JP3320017B2 JP3320017B2 (ja) 2002-09-03

Family

ID=26466906

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18436298A Expired - Fee Related JP3320017B2 (ja) 1992-05-25 1998-06-30 モジュール構造体

Country Status (1)

Country Link
JP (1) JP3320017B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007105716A1 (ja) * 2006-03-14 2007-09-20 Daikin Industries, Ltd. 基板及び装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007105716A1 (ja) * 2006-03-14 2007-09-20 Daikin Industries, Ltd. 基板及び装置

Also Published As

Publication number Publication date
JP3320017B2 (ja) 2002-09-03

Similar Documents

Publication Publication Date Title
KR100299949B1 (ko) 박형반도체장치,그것을이용한모듈구조체및그반도체장치의기판실장방법
US5461255A (en) Multi-layered lead frame assembly for integrated circuits
US6878570B2 (en) Thin stacked package and manufacturing method thereof
US6551858B2 (en) Method of producing a semiconductor device having two semiconductor chips sealed by a resin
US6414381B1 (en) Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board
US6951982B2 (en) Packaged microelectronic component assemblies
JP3066579B2 (ja) 半導体パッケージ
JP3526788B2 (ja) 半導体装置の製造方法
US6285074B2 (en) Semiconductor device
JP2005183951A (ja) 熱放出型積層パッケージ及びそれが実装されたモジュール
JPH06244360A (ja) 半導体装置
JPS60167454A (ja) 半導体装置
JP2800967B2 (ja) 積層形半導体装置の製造方法及びそれによる半導体パッケージ
JP2934119B2 (ja) 半導体装置、積層体及びモジュール構造体
JP3320017B2 (ja) モジュール構造体
JP3288973B2 (ja) 半導体装置、積層体及びモジュール構造体
JPH02134859A (ja) マルチチップ半導体装置とその製造方法
JPH1084011A (ja) 半導体装置及びこの製造方法並びにその実装方法
KR100300266B1 (ko) 박형반도체장치,그것을이용한모듈구조체및그반도체장치의기판실장방법
JPH08153826A (ja) 半導体集積回路装置
CN220755377U (zh) 芯片封装结构及存储器
JPH0855856A (ja) 半導体装置とその製造方法
JP2006013555A (ja) 半導体装置
JP2677967B2 (ja) 半導体装置の製造方法
JPH07122701A (ja) 半導体装置およびその製造方法ならびにpga用リードフレーム

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020604

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080621

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080621

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090621

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100621

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110621

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110621

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110621

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees