JPH1173171A

JPH1173171A - 液晶表示装置の駆動回路

Info

Publication number: JPH1173171A
Application number: JP23513897A
Authority: JP
Inventors: Sunao Eto; 直江藤; Hisao Okada; 久夫岡田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-08-29
Filing date: 1997-08-29
Publication date: 1999-03-16
Anticipated expiration: 2017-08-29
Also published as: JP3384953B2

Abstract

(57)【要約】【課題】データ信号線の電位の平均値の変動を一定の範
囲内に抑えることにより、ＴＦＴのオフ抵抗やソース・
ドレイン間容量が有限な値を取ることによって生じる表
示品位の劣化を抑制することができ、これにより、より
高品位な画像表示を行うことができる液晶表示パネルの
駆動回路を提供する。【解決手段】階調電圧Ｖ₈とそれを制御するアナログス
イッチＡＳＷ₈を新たに設け、デコーダＤＥＣの後段で
は、パルスＴｍにより、スイッチ制御信号Ｓ₀〜Ｓ₇の通
過の制御とアナログスイッチＡＳＷ₈の制御を行なう。
１水平走査期間の前半期間ではアナログスイッチＡＳＷ
₀〜ＡＳＷ₇の全てをオフとし、ＡＳＷ₈のみオンとな
り、後半期間ではデコーダＤＥＣの出力であるスイッチ
制御信号Ｓ₀〜Ｓ₇に応じてＡＳＷ₀〜ＡＳＷ₇のいずれか
がオンとなる。これによって、１前半期間でＶ₈が出力
され、後半期間で本来の階調電圧Ｖ₀〜Ｖ₇のいずれかが
出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＴＦＴ（Ｔｈｉｎ
ＦｉｌｍＴｒａｎｓｉｓｔｏｒ）素子等を用いたアク
ティブマトリクス型の液晶表示装置の駆動回路に関す
る。

【０００２】

【従来の技術】この種の液晶表示装置では、２枚の基板
を対向配置し、これらの基板間に液晶を挟持している。
一方の基板には、マトリクス状に配列された複数の画素
電極と、このマトリクス配列の各列に沿って設けられた
それぞれのデータ信号線と、このマトリクス配列の各行
に沿って設けられた各ゲート信号線と、各画素電極に付
設されたそれぞれのスイッチング素子とを形成し、各ゲ
ート信号線を順次選択して、選択したゲート信号線に沿
って配列された各スイッチング素子をオンにし、各デー
タ信号線の信号電圧を該各スイッチング素子を通じて該
ゲート信号線に沿って配列された各画素電極に加えてい
る。また、他方の基板には、共通電極を形成し、この共
通電極に予め定められた電圧を加えている。これによっ
て、各画素電極と共通電極間にそれぞれの電圧が印加さ
れ、各画素電極からなる画面に画像が表示される。

【０００３】ここで、各信号線にそれぞれの信号電圧を
印加するための従来の駆動回路の基本的な構成及び動作
原理について説明する。

【０００４】図１９は、従来の駆動回路の部分であっ
て、１本の信号線に８種類の信号電圧のいずれかを印加
するための回路部分を示している。この１本の信号線に
対応する回路部分を、以下の説明では、単位駆動回路と
称し、この単位駆動回路を液晶表示装置の全てのデータ
信号線について設けている。

【０００５】この単位駆動回路は、３ビットのデジタル
画像データを標本化パルスＴ_SMPの立ち上がりタイミン
グでサンプリングする標本化メモリＭ_SMPと、水平同期
信号に同期するラッチストローブ信号ＬＳの立ち上がり
タイミングで、標本化メモリＭ_SMP内のデジタル画像デ
ータを取り込んで保持する保持メモリＭ_Hと、この保持
メモリＭ_H内のデジタル画像データを該データの値に対
応する電圧に変換して出力する出力回路ＯＰＣとを備え
ている。出力回路ＯＰＣには、駆動回路外部から８種類
の階調電圧Ｖ₀〜Ｖ₇が供給されている。

【０００６】なお、ラッチストローブ信号ＬＳは、液晶
表示装置における全てのデータ信号線に対応する各単位
駆動回路による各デジタル画像データの標本化（デジタ
ル画像データが標本化パルスＴ_SMPの立ち上がりタイミ
ングで標本化メモリＭ_SMPに取り込まれること）が終了
した後に与えられる。

【０００７】図２０は、出力回路ＯＰＣの具体的な回路
構成を示している。この出力回路ＯＰＣは、３ビットの
デジタル画像データを８つの各スイッチ制御信号Ｓ₀〜
Ｓ₇に変換するデコーダＤＥＣと、これらのスイッチ制
御信号をそれぞれ入力して、各階調電圧Ｖ₀〜Ｖ₇をデー
タ信号線ＤＬ_n（ｎはｎ列目のデータ信号線ということ
を示している。）に出力する各アナログスイッチＡＷＳ
₀〜ＡＷＳ₇からなるスイッチ群とを備えている。

【０００８】ここでは、保持メモリＭ_H内のデータの値
に応じて、各スイッチ制御信号Ｓ₀〜Ｓ₇のいずれかが選
択され、この選択されたスイッチ制御信号によって１つ
のアナログスイッチがオンとなり、データの値に対応す
る１つの階調電圧が該出力回路ＯＰＣから出力される。
例えば、データーの値が[４]である場合、デコーダＤＥ
Ｃの８つのスイッチ制御信号のうちのスイッチ制御信号
Ｓ₄のみが能動状態となり、アナログスイッチＡＷＳ₄の
みがオンとなる。これによって、階調電圧Ｖ₄がアナロ
グスイッチＡＷＳ₄を通じてデータ信号線へと出力され
る。

【０００９】図２１は、単位駆動回路から出力される信
号電圧ＰＯＬ、水平同期信号Ｈsync、水平同期信号Ｈsy
ncと同期する出力パルスであるラッチストローブ信号Ｌ
Ｓを示している。このラッチストローブ信号ＬＳに同期
して、標本化メモリＭ_SMP内のデータが保持メモリＭ_Hに
取り込まれると同時に、この保持メモリＭ_H内のデータ
が出力回路ＯＰＣに出力される。

【００１０】信号電圧ＰＯＬは、水平同期信号Ｈsyncと
同期して、各階調電圧＋Ｖ₀〜＋Ｖ₇，−Ｖ₀〜−Ｖ₇のい
ずれかに設定される。ここでは、正の各階調電圧＋Ｖ₀
〜＋Ｖ₇だけでなく、負の各階調電圧−Ｖ₀〜−Ｖ₇をも
設定しており、正と負を水平同期信号Ｈsyncに同期して
交互に供給している。また、各階調電圧＋Ｖ₀〜＋Ｖ₇，
−Ｖ₀〜−Ｖ₇のうちの共通電極電圧Ｖ_COMとの電位差が
最大である階調電圧＋Ｖ₀，−Ｖ₀（階調データ[０]に対
応する）と、最小である階調電圧＋Ｖ₇，−Ｖ₇（階調デ
ータ[７]に対応する）と、これらの中間の各階調データ
[２]、[５]に対応する各階調電圧＋Ｖ₂，−Ｖ₂，＋
Ｖ₅，−Ｖ₅のみを示し、その他の各階調電圧＋Ｖ₁，＋
Ｖ₃，＋Ｖ₄，＋Ｖ₆，−Ｖ₁，−Ｖ₃，−Ｖ₄，−Ｖ₅につ
いては省略している。

【００１１】また、信号電圧ＰＯＬは、水平同期信号Ｈ
syncに同期して、つまり液晶表示装置の各行（各ゲート
信号線）毎に、各階調電圧の正負を反転するばかりでな
く（行反転駆動法又はライン反転駆動法と称する）、各
フレーム（垂直期間）毎に、各階調電圧の正負を反転し
ているので、１つの行に着目すれば、各フレーム毎に、
各階調電圧の正負が反転している。

【００１２】例えば、簡単化のために階調電圧＋Ｖ₀，
−Ｖ₀のみを用いる場合を考えると、図２２に示す様
に、水平同期信号Ｈsync及び垂直同期信号Ｖsyncに同期
して、階調電圧＋Ｖ₀，−Ｖ₀が順次反転する。

【００１３】ところで、従来の駆動方法では、図２１か
ら明らかな様に、ラッチストローブ信号ＬＳと階調電圧
の変化点は一致している。これは、ラッチストローブ信
号ＬＳによって新しいデータの出力が開始することから
必然的に定まる条件であり、これにより正負の信号電圧
のいずれを出力するにしても、駆動回路から信号電圧が
出力される期間を最大とすることができる。

【００１４】図２３は、２フレーム（垂直期間）に渡っ
て、１つのデータ信号線を通じて該データ信号線に沿う
各画素に階調データ[０]を書き込むときの信号電圧の波
形Ｗ₀、１つのデータ信号線を通じて各画素に交互に階
調データ［０］、［７］を書き込むときの信号電圧の波
形Ｗ₀₇、水平同期信号Ｈsync及び垂直同期信号Ｖｓｙｎ
ｃを示している。

【００１５】図中、Ｖａは、１フレーム期間における信
号電圧の波形Ｗ_０の平均電圧を示している。ここでは、
隣接するいずれのフレームでも平均電圧Ｖａは等しい値
となっている。

【００１６】一方、データ信号線の各画素に階調データ
［０］、［７］を交互に書き込むときの信号電圧の波形
Ｗ₀₇の場合は、最初のフレームで、その平均電圧がＶａ
１であり、次のフレームで、その平均電圧がＶａ２とな
り、連接する各フレーム間で信号電圧波形の平均電圧が
異なる。

【００１７】なお、図２３の△Ｖａ（＋）は、信号電圧
の波形Ｗ₀の平均電圧Ｖａに対する信号電圧の波形Ｗ₀₇
の平均電圧Ｖａ１の正方向へのずれ、△Ｖａ（−）は、
信号電圧の波形Ｗ₀の平均電圧Ｖａに対する信号電圧の
波形Ｗ₀₇の平均電圧Ｖａ２の負方向へのずれの大きさを
示している。

【００１８】このようにデータ信号線の各画素に各階調
電圧Ｖ₀とＶ₇を交互に書き込む場合は、各フレーム毎
に、信号電圧の平均電圧が信号電圧の波形Ｗ₀の平均電
圧Ｖａを中心として正側と負側との間で変動する。

【００１９】図２４は、画素の構造を説明するときに頻
繁に引用されている画素の等価回路を示している。図
中、Ｃ_LCは画素容量と呼ばれ、画素電極、共通電極、及
びこれらの間に存在する誘電体（液晶）の比誘電率によ
って決定される容量であり、この容量の両電極間の電位
差が、実際に液晶に印加される電圧となる。また、Ｃｓ
は補助容量、Ｃｇｄはスイッチ素子（ＴＦＴ）のゲート
電極とドレイン電極間に生じる浮遊容量である。

【００２０】なお、補助容量Ｃｓを形成するために種々
の構造が提案されているが、ここでは、補助容量Ｃｓは
画素電極に接統された電極と共通電極と同電位の電極と
によって形成されるようになっている。

【００２１】ところで、液晶の透過率は、画素電極と共
通電極の電圧差によって決定されるので、液晶に印加さ
れる電圧が保持される期間であるＴＦＴのオフ期間中に
は、画素容量Ｃ_LCの電荷は一定となる必要がある。図２
４に示した画素の等価回路においては、画素容量Ｃ_LCの
電荷に影響を与えるのは、共通電極及び当該画素のゲー
ト信号線の電位ということになり、これは即ち、データ
信号線の電圧は、表示品位に影響を与える要素からは除
外されていることを意味する。

【００２２】従って、理想的なＴＦＴのオフ期間におけ
る議論では、図２３の信号電圧の波形Ｗ₀の様に、連続
した各フレーム間でデータ信号線の平均電圧が等しくな
る場合でも、信号電圧の波形Ｗ₀₇の様に、連続した各フ
レーム間でデータ信号線の平均電圧が異なる場合でも、
そのこと自体が表示品位に影響を与えることはないと言
えるのである。

【００２３】

【発明が解決しようとする課題】以上の様に、従来の駆
動方法では、データ信号線の電位は、ＴＦＴがオフとな
った後の画素電極の電位には影響を与えないものと見な
していた。これを換言すれば、スイッチ素子であるＴＦ
Ｔのオフ抵抗を無限大と見なし、容量成分を零と見なし
ていたことになる。

【００２４】勿論、現実のＴＦＴでは、そのような理想
的な状態にあることはありえず、ＴＦＴのオフ抵抗や容
量成分の現実的な値が必ず存在する。その程度は、ＴＦ
Ｔの材料や構造等の構成に依存し、その程度が大きい場
合、つまりＴＦＴのオフ抵抗が小さく、容量成分が大き
い場合は、図２４の等価回路を前提として決定された駆
動タイミング、駆動波形等に何らかの補正を行う必要性
が生じる。

【００２５】図２５は、ＴＦＴのオフ抵抗、及びＴＦＴ
のソースとドレイン間の容量を考慮して求めた画素の等
価回路を示す。この図２５の等価回路を前提とした場合
は、オフ抵抗Ｒoff及びソースとドレイン間の容量Ｃsd
を通して、データ信号線の電位が画素容量Ｃ_LCの電極の
電荷量に影響を及ぼすことが分かる。

【００２６】液晶表示装置の表示品位の劣化をもたらし
始めるＴＦＴのオフ抵抗Ｒoffの大きさ、並びにＴＦＴ
のソースとドレイン間の容量Ｃsdの大きさを一概には言
うことはできない。その劣化の程度は、表示装置の液晶
材料、表示し得る階調数のみならず、表示パターンにも
依存する。それゆえに、表示装置としての使用目的にま
で依存し、絶対的な基準というものは存在しないのであ
る。

【００２７】次に、具体的な例を挙げて従来の駆動方式
における問題点について説明する。

【００２８】図２６は、従来の駆動方法の適用を前提と
して、ＴＦＴのソース・ドレイン間の容量Ｃsdに基づく
無視できない不具合を招き得る表示パターンを例示して
いる。

【００２９】この図２６の表示パターンにおいて、その
中央の窓領域Ｅは、その全面に渡って階調データ［７］
に対応する均一な表示となっている。また、その周辺領
域Ａ，Ｂ，Ｃ，Ｄは、階調データ［０］と階調データ
［７］に対応するそれぞれの階調を各画素に交互に割り
振ってなる図２７に示す様な市松模様の表示となってい
る。

【００３０】このような場合、図２６に示す様に窓領域
Ｅの上下の各領域Ｃ，Ｄの階調が全体的に変化してしま
う。これは、窓領域Ｅを通る各データ信号線と窓領域Ｅ
から外れる各データ信号線間で、データ信号線の平均電
圧が異なり、データ信号線の電位が画素電極の電位に与
える影響が異なるためである。

【００３１】図２８は、図２６に示す表示状態での、窓
領域Ｅとその上下の周辺領域Ｃ，Ｄを通るデータ信号線
ＤＬの信号電圧波形（駆動回路の出力）と、その平均電
圧の変動を２つのフレーム期間に渡って示したものであ
る。

【００３２】なお、帰線期間中の駆動回路の出力は、同
一階調に対応する正負の電圧を交互に出力するものとし
て、図２８には平均電圧のみを示している。各画素電極
の電位に対するデータ信号線の電位の影響の相異を評価
するには、ｔ１〜ｔ４’の全期間における電位の差を評
価すればよい。

【００３３】ここで、図２６の位置Ｘの画素容量を充電
する水平期間が図２８の期間ｘであるならば、次のフレ
ーム期間における期間ｘ’には、位置Ｘの画素容量が逆
の極性に充電される。

【００３４】期間ｔ1における期間ｘ以降の残りの期
間、及び期間ｔ3では、データ信号線の平均電位と画素
Ｘの電位との電位差が小さくなっており、それらの期
間、データ信号線の電位の影響は小さい。また、期間ｔ
１’における期間ｘ’までの期間では、データ信号線の
平均電位と画素Ｘの電位との電位差が大きくなり、その
期間、データ信号線の電位の影響は大きい。

【００３５】期間ｔ１における期間ｘ以降の残りの期
間、期間ｔ３、及び期間ｔ１’における期間ｘ’までの
期間において、共通電極に対する画素Ｘの電位の低下
は、同一走査線上の領域Ａ，Ｂの画素（図２３のＷ₀₇を
参照）と同じであるので、データ信号線の電位の影響も
同じであると言える。

【００３６】これに対して、期間ｔ２においては、デー
タ信号線の平均電位が正負の階調電圧の中心電位である
から、共通電極に対する画素Ｘの電位の低下は、同一走
査線上の領域Ａ，Ｂの画素と比べると大きくなる（領域
Ａ，Ｂのデータ信号線の平均電位は、期間ｔ２と各期間
ｔ１，ｔ３間で同一となる）。なお、期間ｔ４は、帰線
期間中であって、この期間においては、画素Ｘの電位の
低下が同一走査線上の領域Ａ，Ｂの画素と同じであるの
で、データ信号線の電位の影響も同じである。

【００３７】この結果、期間ｘから期間ｘ’までの期間
において、パターンＥの上側の領域Ｃでは、領域Ａ，Ｂ
に対して、階調が薄くなるように観測される。以上の説
明は、期間ｘ’から期間ｘまでの期間においても同様で
ある。

【００３８】一方、Ｅ領域の下側である画素Ｙに着目す
ると、期間ｔ１’、及び期間ｔ３’における期間ｙ’ま
での期間では、データ信号線の平均電位と画素Ｙの電位
との電位差が大きくなっており、それらの期間、データ
信号線の電位の影響は大きい。また、期間ｔ３における
期間ｙ以降の残りの期間では、データ信号線の平均電位
と画素Ｙの電位との電位差が小さくなっており、その期
間、データ信号線の電位の影響は小さい。

【００３９】期間ｔ３における期間ｙ以降の期間、期間
ｔ１’、及び期間ｔ３’における期間ｙ’までの期間に
おいて、共通電極に対する画素Ｙの電位の低下は、同一
走査線上の領域Ａ，Ｂの画素と同じであるので、データ
信号線の電位の影響も同じであると言える。

【００４０】これに対して、期間ｔ２’においては、デ
ータ信号線の平均電位が正負の階調電圧の中心電位であ
るから、共通電極に対する画素Ｙの電位の低下は、同一
走査線上の領域Ａ，Ｂの画素と比べると小さくなる（領
域Ａ，Ｂのデータ信号線の平均電位は、期間ｔ２’と各
期間ｔ１’，ｔ３’間で同一となる）。なお、期間ｔ４
は、帰線期間中であって、画素Ｙの電位の低下が同一走
査線上の領域Ａ，Ｂの画素と同じであるので、データ信
号線の電位の影響も同じである。

【００４１】この結果、期間ｙから期間ｙ’までの期間
において、パターンＥの上側の領域Ｃでは、領域Ａ，Ｂ
に対して、階調が濃くなるように観測される。以上の説
明は、期間ｙ’から期間ｙまでの期間においても同様で
ある。

【００４２】この様な作用によって、領域Ｃ，Ｄの階調
変化が発生するのである。

【００４３】本発明は、上記従来の課題を解決するため
になされたもので、データ信号線の電位の平均値の変動
を一定の範囲内に抑えることにより、ＴＦＴのオフ抵抗
やソース・ドレイン間の容量が有限な値であることを原
因として生じる表示品位の劣化を抑制することができ、
これにより、より高品位な画像表示を行うことができる
液晶表示表示装置の駆動回路を提供することを目的とす
る。

【００４４】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、マトリクス状に配列された複数の画素電
極と、このマトリクス配列の各列に沿って設けられたそ
れぞれのデータ信号線と、このマトリクス配列の各行に
沿って設けられた各ゲート信号線と、各画素電極に付設
されたそれぞれのスイッチング素子とを備え、各ゲート
信号線を順次選択して、選択したゲート信号線に沿って
配列された各スイッチング素子をオンにし、各データ信
号線の信号電圧を該各スイッチング素子を通じて該ゲー
ト信号線に沿って配列された各画素電極に与える液晶表
示装置の駆動回路において、各データ信号線の信号電圧
をゲート信号線に沿って配列された各スイッチング素子
を通じて各画素電極に与える期間を前半期間と後半期間
に分割して、前半期間には該各データ信号線から該各ス
イッチング素子を通じて該各画素電極に予め定められた
各補正電圧のいずれかを加え、後半期間には該各データ
信号線から該各スイッチング素子を通じて該各画素電極
にそれぞれの信号電圧を加え、各ゲート信号線の選択の
度にデータ信号線に加えられる各前半期間の補正電圧の
平均値が略一定となる様に、各前半期間の補正電圧を定
めている。

【００４５】この様な構成によれば、各データ信号線の
信号電圧をゲート信号線に沿って配列された各スイッチ
ング素子を通じて各画素電極に与える期間を前半期間と
後半期間に分割して、各ゲート信号線の選択の度にデー
タ信号線に加えられる各前半期間の補正電圧の平均値が
略一定となる様に、各前半期間の補正電圧を定めてい
る。このため、データ信号線の電位の平均値の変動を一
定の範囲内に抑えることができ、ＴＦＴのオフ抵抗やソ
ース・ドレイン間の容量が有限な値であることを原因と
して生じる表示品位の劣化を抑制して、より高品位な画
像表示を行うことができる。

【００４６】また、信号電圧は、予め定められた各階調
レベルに対応するそれぞれの電圧のいずれかであって、
補正電圧は、該各階調レベルに対応するそれぞれの電圧
から選択されても良い。

【００４７】更に、補正電圧は、各階調レベルに対応す
るそれぞれの電圧のうちの２つ以上であっても良い。

【００４８】

【発明の実施の形態】

（本発明の基本原理）本発明の基本原理について説明す
る。本発明においては、各データ信号線の信号電圧をゲ
ート信号線に沿って配列された各スイッチング素子を通
じて各画素電極に与える期間、例えば１水平走査期間を
前半期間と後半期間に分割して、前半期間には該各デー
タ信号線から該各スイッチング素子を通じて該各画素電
極に予め定められた補正電圧を加え、後半期間には該各
データ信号線から該各スイッチング素子を通じて該各画
素電極にそれぞれの信号電圧を加える。

【００４９】これによって、１つのデータ信号線を通じ
て該データ信号線に沿う各画素に与えられる電圧波形Ｗ
が図１８に示す様なものとなる。この図１８は、各画素
に与えられる電圧波形Ｗと共に、水平同期信号Ｈsync、
垂直同期信号Ｖsync、及び各ゲート信号線に加えられる
各ゲート信号Ｇ(n)，Ｇ(n+1)，……を示している。

【００５０】図１８の電圧波形Ｗから明らかな様に、１
水平走査期間の前半期間に、補正電圧を加え、１水平走
査期間の後半期間に、信号電圧を加えている。また、各
水平走査期間毎に、補正電圧が正と負に交互に反転して
いる。このため、各水平走査期間の前半期間のみを通し
て見た場合、各水平走査期間の前半期間の補正電圧の平
均値が一定の値（ここでは０）となる。あるいは、各水
平走査期間の前半期間及び後半期間を共に通して見た場
合でも、各水平走査期間の補正電圧及び信号電圧の平均
値は、図２８に示す従来の場合よりも０に近づいて改善
される。

【００５１】ここで、１水平走査期間に対する前半期間
の占める割合が大きい程、各水平走査期間の前半期間及
び後半期間を共に通して見たときの補正電圧及び信号電
圧の平均値がより改善される。以上により、画像データ
の如何に拘わらず、全ての画素に対するデータ信号線の
平均電位は一定の電位に近づき、ＴＦＴのオフ抵抗やソ
ース・ドレイン間の容量が有限な値であるを原因として
生じる表示品位の劣化を抑制することができる。

【００５２】なお、データ信号線を通して各画素に与え
られる各補正電圧及び各信号電圧を除く他の各信号のタ
イミングは、従来の液晶表示装置のものと同一である。

【００５３】図１８には、各ゲート信号線に加えられる
各ゲート信号Ｇ(n)，Ｇ(n+1)，……を示している。本発
明では、ゲート信号が１水平期間にわたってハイレベル
となるので、各画素には、１水平期間の前半期間及び後
半期間で補正電圧及び信号電圧が順次加えられる。各水
平走査期間毎に、補正電圧及び信号電圧の極性が共に切
り替わるので、画素に加えられる電圧は、１水平期間の
前半期間に引き続く後半期間で目的の電圧に達する。

【００５４】（第１実施形態）図１は、この発明の駆動
回路の第１実施形態を示している。この実施形態の駆動
回路は、図１９の単位駆動回路の代わりに用いられるも
のであって、出力回路として、デコーダＤＥＣ、各アン
ド回路ＡＮ₀〜ＡＮ₇、インバータＩＶ、及び各アナログ
スイッチＡＳＷ₀〜ＡＳＷ₈を備えている。また、標本化
メモリＭ_SMP、及び保持メモリＭ_Hは、図１９の単位駆動
回路のものと同一である。

【００５５】デコーダＤＥＣから出力された各スイッチ
制御信号Ｓ₀〜Ｓ₇は、各アンド回路ＡＮ₀〜ＡＮ₇に入力
される。各アンド回路ＡＮ₀〜ＡＮ₇は、パルスＴｍに応
答して、デコーダＤＥＣから各アナログスイッチＡＳＷ
₀〜ＡＳＷ₇へと伝達される各スイッチ制御信号Ｓ₀〜Ｓ₇
を通過させたり遮断する。インバータＩＶは、パルスＴ
ｍを反転して出力しており、この出力に応答して、アナ
ログスイッチＡＳＷ₈がオンとなる。

【００５６】この様な構成において、１水平走査期間の
前半期間には、パルスＴｍに応答して、各アンド回路Ａ
Ｎ₀〜ＡＮ₇がオフとなると共に、インバータＩＶの出力
に応答して、アナログスイッチＡＳＷ₈がオンとなり、
電圧Ｖ₈が補正電圧としてデータ信号線に出力される。
また、１水平走査期間の後半期間には、パルスＴｍに応
答して、各アンド回路ＡＮ₀〜ＡＮ₇がオンとなって、各
スイッチ制御信号Ｓ₀〜Ｓ₇のいずれかが送出されて、各
アナログスイッチＡＳＷ₀〜ＡＳＷ₇のいずれかがオンと
なり、各階調電圧Ｖ₀〜Ｖ₇のいずれかが信号電圧として
出力され、またインバータＩＶの出力に応答して、アナ
ログスイッチＡＳＷ₈がオフとなる。

【００５７】補正電圧Ｖ₈は、基本的には各階調電圧の
いずれでも構わないが、中間の階調電圧を選択するのが
好ましい。

【００５８】図２は、ｎ列目のデータ信号線ＤＬnに電
圧を出力する図１の駆動回路における各信号のタイミン
グを示している。ここでは、水平同期信号Ｈsync、デジ
タル画像データＤＡＴＡ（簡略化して示している）、標
本化パルスＴ_SMP、標本化メモリＭ_SMPに取り込まれる各
画像データ、ラッチストローブ信号ＬＳ、保持メモリＭ
_Hに取り込まれる各画像データ、パルスＴｍ、極性信号
ＰＯＬ、及び信号電圧Ｖ_COMを示している。

【００５９】各水平走査期間の度に、ｎ列目のデータ信
号線に対して、各デジタル画像データＤＡＴＡ，，
，，…が順次伝送されてくると、各水平走査期間の
ｎ番目の標本化パルスＴ_SMP（ｎ）の度に、これらのデ
ジタル画像データＤＡＴＡを標本化記憶手段Ｍ_SMPに逐
次サンプリングし、各水平走査期間のラッチストローブ
信号ＬＳに応答して、これらのデジタル画像データＤＡ
ＴＡを保持記憶手段Ｍ_Hに逐次ラッチして、保持記憶手
段Ｍ_H内のデジタル画像データＤＡＴＡをデコーダＤＥ
Ｃに与える。デコーダＤＥＣは、デジタル画像データＤ
ＡＴＡに応じて、各スイッチ制御信号Ｓ₀〜Ｓ₇のうちの
いずれかを送出する。

【００６０】１水平走査期間の前半期間には、パルスＴ
ｍが「０」であって、各アンド回路ＡＮ₀〜ＡＮ₇がオフ
となり、インバータＩＶの出力が「１」となって、アナ
ログスイッチＡＳＷ₈がオンとなり、補正電圧Ｖ₈がデー
タ信号線に出力される。また、１水平走査期間の後半期
間には、パルスＴｍが「１」であって、各アンド回路Ａ
Ｎ₀〜ＡＮ₇がオンとなり、各スイッチ制御信号Ｓ₀〜Ｓ₇
のうちのいずれかが送出されて、各アナログスイッチＡ
ＳＷ₀〜ＡＳＷ₇のいずれかがオンとなり、各階調電圧Ｖ
₀〜Ｖ₇のいずれかが信号電圧として出力され、またイン
バータＩＶの出力が「０」となって、アナログスイッチ
ＡＳＷ₈がオフとなる。

【００６１】ここで、極性信号ＰＯＬは、水平同期信号
Ｈsyncに同期しており、補正電圧Ｖ₈及び各階調電圧Ｖ₀
〜Ｖ₇の極性が極性信号ＰＯＬに同期して反転してい
る。したがって、１水平走査期間の前半期間及び後半期
間に補正電圧＋Ｖ₈及び各階調電圧＋Ｖ₀〜＋Ｖ₇のいず
れかがデータ信号線に出力されると、次の水平走査期間
の前半期間及び後半期間に補正電圧−Ｖ₈及び各階調電
圧−Ｖ₀〜−Ｖ₇のいずれかがデータ信号線に出力され
る。

【００６２】これによって、本発明の基本原理で述べた
様に、各水平走査期間の前半期間のみを通して見た場
合、各水平走査期間の前半期間の補正電圧±Ｖ₈の平均
値が０となる。あるいは、各水平走査期間の前半期間及
び後半期間を共に通して見た場合でも、各水平走査期間
の補正電圧±Ｖ₈及び信号電圧±Ｖ₀〜±Ｖ₇の平均値
は、０に近づく。

【００６３】（第２実施形態）図３は、この発明の駆動
回路の第２実施形態における出力回路を示している。こ
の実施形態の回路は、図１の回路におけるアンド回路Ａ
Ｎ₃の代わりに、オア回路ＮＯを設けると共に、インバ
ータＩＶを削除している。また、標本化メモリＭ_SMP及
び保持メモリＭ_Hを備えているが、これらを示していな
い。

【００６４】この様な構成において、１水平走査期間の
前半期間には、パルスＴｍに応答して、各アンド回路Ａ
Ｎ₀〜ＡＮ₂，ＡＮ₄〜ＡＮ₇がオフとなり、このパルスＴ
ｍを反転したものがオア回路ＮＯからアナログスイッチ
ＡＳＷ₃に加えられて、このアナログスイッチＡＳＷ₃が
オンとなり、階調電圧Ｖ₃が補正電圧としてデータ信号
線に出力される。また、１水平走査期間の後半期間に
は、パルスＴｍに応答して、各アンド回路ＡＮ₀〜Ａ
Ｎ₂，ＡＮ₄〜ＡＮ₇がオンとなり、各スイッチ制御信号
Ｓ₀〜Ｓ₇のいずれかが各アンド回路ＡＮ₀〜ＡＮ₂，ＡＮ
₄〜ＡＮ₇及びオア回路ＮＯを介して送出されて、各アナ
ログスイッチＡＳＷ₀〜ＡＳＷ₇のいずれかがオンとな
り、各階調電圧Ｖ₀〜Ｖ₇のいずれかが信号電圧として出
力される。

【００６５】したがって、１水平走査期間の前半期間に
は、階調電圧Ｖ₃が補正電圧として出力され、後半期間
には、各階調電圧Ｖ₀〜Ｖ₇のいずれかが出力される。

【００６６】なお、この実施形態では、補正電圧とし
て、階調電圧Ｖ₃を用いているが、この階調電圧Ｖ₃の代
わりに、他の各階調電圧のいずれを用いても構わない。
ただし、各階調電圧が液晶に印加されることを考える
と、中間の階調レベルが好ましい。

【００６７】図４は、ｎ列目のデータ信号線ＤＬnに電
圧を出力する図３の駆動回路における各信号のタイミン
グを示している。図４において、各水平走査期間の度
に、ｎ列目のデータ信号線に対して、各デジタル画像デ
ータＤＡＴＡ，，，，…が順次伝送されてくる
と、各水平走査期間のｎ番目の標本化パルスＴ
_SMP（ｎ）の度に、これらのデジタル画像データＤＡＴ
Ａを標本化記憶手段Ｍ_SMPに逐次サンプリングし、各水
平走査期間のラッチストローブ信号ＬＳに応答して、こ
れらのデジタル画像データＤＡＴＡを保持記憶手段Ｍ_H
に逐次ラッチして、保持記憶手段Ｍ_H内のデジタル画像
データＤＡＴＡをデコーダＤＥＣに与える。デコーダＤ
ＥＣは、デジタル画像データＤＡＴＡに応じて、各スイ
ッチ制御信号Ｓ₀〜Ｓ₇のうちのいずれかを送出する。

【００６８】１水平走査期間の前半期間には、パルスＴ
ｍが「０」であって、各アンド回路ＡＮ₀〜ＡＮ₂，ＡＮ
₄〜ＡＮ₇がオフとなり、このパルスＴｍを反転した
「１」がオア回路ＮＯからアナログスイッチＡＳＷ₃に
加えられて、このアナログスイッチＡＳＷ₃がオンとな
り、補正電圧Ｖ₃がデータ信号線に出力される。また、
１水平走査期間の後半期間には、パルスＴｍが「１」で
あって、各アンド回路ＡＮ₀〜ＡＮ₂，ＡＮ₄〜ＡＮ₇がオ
ンとなり、各スイッチ制御信号Ｓ₀〜Ｓ₇のうちのいずれ
かが各アンド回路ＡＮ₀〜ＡＮ₂，ＡＮ₄〜ＡＮ₇及びオア
回路ＮＯを介して送出されて、各アナログスイッチＡＳ
Ｗ₀〜ＡＳＷ₇のいずれかがオンとなり、各階調電圧Ｖ₀
〜Ｖ₇のいずれかが信号電圧として出力される。

【００６９】また、極性信号ＰＯＬに同期して、各階調
電圧Ｖ₀〜Ｖ₇の極性が反転しており、１水平走査期間の
前半期間及び後半期間に補正電圧＋Ｖ₃及び各階調電圧
＋Ｖ₀〜＋Ｖ₇のいずれかがデータ信号線に出力される
と、次の水平走査期間の前半期間及び後半期間に補正電
圧−Ｖ₃及び各階調電圧−Ｖ₀〜−Ｖ₇のいずれかがデー
タ信号線に出力される。

【００７０】（第３実施形態）図５は、この発明の駆動
回路の第３実施形態を示している。この実施形態の駆動
回路は、出力回路として、デコーダＤＥＣ-1、及び各ア
ナログスイッチＡＳＷ₀〜ＡＳＷ₈を備えている。また、
標本化メモリＭ_SMP及び保持メモリＭ_Hを備えているが、
これらを示していない。

【００７１】デコーダＤＥＣ-1は、３ビットのデジタル
画像データＤＡＴＡのみでなく、パルスＴｍを入力し、
デジタル画像データＤＡＴＡ及びパルスＴｍを復号化し
て、９種類の各スイッチ制御信号Ｓ₀〜Ｓ₈のいずれかを
出力する。

【００７２】このデコーダＤＥＣ-1の入出力の関係を図
６に示す。この図６から明らかな様に、１水平走査期間
の前半期間、つまりパルスＴｍが「０」のときには、デ
コーダＤＥＣ-1からスイッチ制御信号Ｓ₈が送出され
て、アナログスイッチＡＳＷ₈がオンとなり、電圧Ｖ₈が
補正電圧としてデータ信号線に出力される。また、１水
平走査期間の後半期間には、つまりパルスＴｍが「１」
のときには、３ビットのデジタル画像データＤＡＴＡに
応じて、各スイッチ制御信号Ｓ₀〜Ｓ₇のうちのいずれか
がデコーダＤＥＣ-1から送出され、各アナログスイッチ
ＡＳＷ₀〜ＡＳＷ₇のいずれかがオンとなり、各階調電圧
Ｖ₀〜Ｖ₇のいずれかが信号電圧として出力される。

【００７３】この第３実施形態の駆動回路における各信
号のタイミングは、図１の駆動回路と同様であり、図２
に示す様なものとなるので、説明を省略する。

【００７４】（第４実施形態）図７は、この発明の駆動
回路の第４実施形態を示している。この実施形態の駆動
回路は、出力回路として、デコーダＤＥＣ-2、及び各ア
ナログスイッチＡＳＷ₀〜ＡＳＷ₇を備えている。また、
標本化メモリＭ_SMP及び保持メモリＭ_Hを備えているが、
これらを示していない。

【００７５】デコーダＤＥＣ-2は、図５のデコーダＤＥ
Ｃ-1と比較すると、１種類少ない８種類の各スイッチ制
御信号Ｓ₀〜Ｓ₇のいずれかを出力する。これに伴い、各
アナログスイッチＡＳＷ₀〜ＡＳＷ₇も８個となってい
る。

【００７６】このデコーダＤＥＣ-2の入出力の関係を図
８に示す。この図８から明らかな様に、１水平走査期間
の前半期間で、パルスＴｍが「０」のときには、デコー
ダＤＥＣ-1からスイッチ制御信号Ｓ₃が送出されて、ア
ナログスイッチＡＳＷ₃がオンとなり、階調電圧Ｖ₃が補
正電圧としてデータ信号線に出力される。また、１水平
走査期間の後半期間で、パルスＴｍが「１」のときに
は、３ビットのデジタル画像データＤＡＴＡに応じて、
各スイッチ制御信号Ｓ₀〜Ｓ₇のうちのいずれかがデコー
ダＤＥＣ-2から送出され、各アナログスイッチＡＳＷ₀
〜ＡＳＷ₇のいずれかがオンとなり、各階調電圧Ｖ₀〜Ｖ
₇のいずれかが信号電圧として出力される。

【００７７】この第４実施形態の駆動回路における各信
号のタイミングは、図３の駆動回路と同様であり、図４
に示す様なものとなるので、説明を省略する。

【００７８】（第５実施形態）図９は、この発明の駆動
回路の第５実施形態を示している。この実施形態の駆動
回路は、出力回路として、各アンド回路ＡＮ₁，ＡＮ₂、
オア回路ＮＯ、デコーダＤＥＣ、及び各アナログスイッ
チＡＳＷ₀〜ＡＳＷ₇を備えている。

【００７９】この様な構成において、１水平走査期間の
前半期間で、パルスＴｍが「０」のときには、各アンド
回路ＡＮ₁，ＡＮ₂がオフとなり、オア回路ＮＯから
「１」が出力され、「００１」が３ビットのデジタル画
像データＤ₀〜Ｄ₂としてデコーダＤＥＣに入力され、こ
れに応答して、このデコーダＤＥＣからはスイッチ制御
信号Ｓ₄が送出されて、アナログスイッチＡＳＷ₄がオン
となり、階調電圧Ｖ₄が補正電圧としてデータ信号線に
出力される。また、１水平走査期間の後半期間で、パル
スＴｍが「１」のときには、各アンド回路ＡＮ₁，ＡＮ₂
がオンとなり、３ビットの画像データＤＡＴＡが各アン
ド回路ＡＮ₁，ＡＮ₂及びオア回路ＮＯを介してデコーダ
ＤＥＣに入力され、各アナログスイッチＡＳＷ₀〜ＡＳ
Ｗ₇のいずれかがオンとなり、各階調電圧Ｖ₀〜Ｖ₇のい
ずれかが信号電圧として出力される。

【００８０】この第５実施形態の駆動回路における各信
号のタイミングは、図３の駆動回路と同様であり、図４
に示す様なものとなるので、説明を省略する。

【００８１】（第６実施形態）図１０は、この発明の駆
動回路の第６実施形態を示している。この実施形態の駆
動回路は、出力回路として、アンド回路ＡＮ₁、オア回
路ＮＯ、デコーダＤＥＣ、及び各アナログスイッチＡＳ
Ｗ₀〜ＡＳＷ₇を備えている。

【００８２】この様な構成においては、パルスＴｍが
「０」のときには、アンド回路ＡＮ₁がオフとなり、オ
ア回路ＮＯから「１」が出力され、３ビットのデジタル
画像データＤ₀〜Ｄ₂のうちの上位の２ビットＤ₁，Ｄ₂が
「０」及び「１」に固定され、３ビットのデジタル画像
データＤ₀〜Ｄ₂として、「００１」及び「１０１」のい
ずれかがデコーダＤＥＣに入力される。

【００８３】したがって、１水平走査期間の前半期間
で、パルスＴｍが「０」のときには、アンド回路ＡＮ₁
がオフとなり、オア回路ＮＯから「１」が出力され、３
ビットのデジタル画像データＤ₀〜Ｄ₂として、「００
１」及び「１０１」のいずれかがデコーダＤＥＣに入力
され、これに応答して、このデコーダＤＥＣからは各ス
イッチ制御信号Ｓ₄，Ｓ₅のいずれかが出力され、各アナ
ログスイッチＡＳＷ₄，ＡＳＷ₅のいずれかがオンとな
り、各階調電圧Ｖ₄，Ｖ₅のいずれかが補正電圧として出
力される。また、１水平走査期間の後半期間で、パルス
Ｔｍが「１」のときには、アンド回路ＡＮ₁がオンとな
り、３ビットの画像データＤＡＴＡがデコーダＤＥＣに
入力され、各アナログスイッチＡＳＷ₀〜ＡＳＷ₇のいず
れかがオンとなり、各階調電圧Ｖ₀〜Ｖ₇のいずれかが信
号電圧として出力される。

【００８４】図１１は、ｎ列目のデータ信号線ＤＬnに
電圧を出力する図１０の駆動回路における各信号のタイ
ミングを示している。図１０の駆動回路における各信号
のタイミングは、図４に示すものと略同様であるが、各
補正電圧が各階調電圧Ｖ₄，Ｖ₅のいずれかに設定される
点が異なる。

【００８５】また、極性信号ＰＯＬに同期して、各階調
電圧Ｖ₀〜Ｖ₇の極性が反転しており、１水平走査期間の
前半期間及び後半期間に各補正電圧＋Ｖ₄，＋Ｖ₅及び各
階調電圧＋Ｖ₀〜＋Ｖ₇が選択的にデータ信号線に出力さ
れると、次の水平走査期間の前半期間及び後半期間に各
補正電圧−Ｖ₄，−Ｖ₅及び各階調電圧−Ｖ₀〜−Ｖ₇が選
択的にデータ信号線に出力される。

【００８６】ここで、１水平走査期間の前半期間には、
デジタル画像データのビットＤ₀の値に応じて各階調電
圧±Ｖ₄，±Ｖ₅のいずれかが出力されることになり、こ
のため各水平走査期間の前半期間のみを通して見ると、
各水平走査期間の前半期間の補正電圧の平均値にバラツ
キを生じる。

【００８７】しかしながら、各階調電圧±Ｖ₄，±Ｖ₅の
電圧差は、表示品位上の点で、それほど問題とならず、
それよりもむしろアンド回路を１つ減らした分だけ、回
路構成が第５実施形態より簡素になると言う利点が生じ
る。

【００８８】なお、この第６実施形態では、デジタル画
像データの上位の２ビットＤ₁，Ｄ₂を通過させたり遮断
し、下位のビットＤ₀をそのまま通過させると言う制御
を行っているが、本発明はこれに限定されるものではな
く、デジタル画像データを構成する各ビットの少なくと
も１つを通過させたり遮断する制御を行なって、各水平
走査期間の前半期間の補正電圧の平均値が略一定となれ
ば良い。

【００８９】（第７実施形態）図１２は、この発明の駆
動回路の第７実施形態を示している。この実施形態の駆
動回路は、図１のインバータＩＶの代わりに、アンド回
路ＡＮ₈を設け、アナログスイッチＡＳＷ₉を付設し、第
１パルスＴｍを各アンド回路ＡＮ₀〜ＡＮ₈に加えると共
に、第２パルスＴｍ’をアンド回路ＡＮ₈のみに加えて
いる。

【００９０】図１３は、ｎ列目のデータ信号線ＤＬnに
電圧を出力する図１２の駆動回路における各信号のタイ
ミングの一例を示している。１水平走査期間の前半期間
で、第１パルスＴｍが「０」のときには、８つの各アン
ド回路ＡＮ₀〜ＡＮ₇がオフとなる。また、第１及び第２
パルスＴｍ，Ｔｍ’が共に「０」のときには、他のアン
ド回路ＡＮ₈から「１」が出力されて、アナログスイッ
チＡＳＷ₈のみがオンとなり、補正電圧Ｖ₈がデータ信号
線に出力される。引き続いて、第２パルスＴｍ’が
「１」になると、アンド回路ＡＮ₈がオフとなり、この
第２パルスＴｍ’がアナログスイッチＡＳＷ₉に加えら
れて、このアナログスイッチＡＳＷ₉のみがオンとな
り、補正電圧Ｖ₉がデータ信号線に出力される。したが
って、１水平走査期間の前半期間には、各補正電圧
Ｖ₈，Ｖ₉が順次交代で出力されることになる。

【００９１】この後、１水平走査期間の後半期間で、第
１パルスＴｍが「１」、第２パルスＴｍ’が「０」のと
きに、各アンド回路ＡＮ₀〜ＡＮ₇がオンとなり、各スイ
ッチ制御信号Ｓ₀〜Ｓ₇のうちのいずれかが送出されて、
各アナログスイッチＡＳＷ₀〜ＡＳＷ₇のいずれかがオン
となり、各階調電圧Ｖ₀〜Ｖ₇のいずれかが信号電圧とし
て出力される。また、アンド回路ＡＮ₈がオフとなり、
アナログスイッチＡＳＷ₈がオフとなる。更に、第２パ
ルスＴｍ’が「０」であるから、アナログスイッチＡＳ
Ｗ₉もオフとなる。

【００９２】また、各水平走査期間毎に、各補正電圧Ｖ
₈，Ｖ₉及び各階調電圧Ｖ₀〜Ｖ₇の極性が反転しており、
１水平走査期間の前半期間及び後半期間に各補正電圧＋
Ｖ₈，＋Ｖ₉及び各階調電圧＋Ｖ₀〜＋Ｖ₇のいずれかがデ
ータ信号線に出力されると、次の水平走査期間の前半期
間及び後半期間に各補正電圧−Ｖ₈，−Ｖ₉及び各階調電
圧−Ｖ₀〜−Ｖ₇のいずれかがデータ信号線に出力され
る。このため、各水平走査期間の前半期間のみを通して
見た場合、各水平走査期間の前半期間の補正電圧±
Ｖ₈，±Ｖ₉の平均値が０になる。あるいは、各水平走査
期間の前半期間及び後半期間を共に通して見た場合で
も、各水平走査期間の補正電圧±Ｖ₈，±Ｖ₉及び各信号
電圧±Ｖ₀〜±Ｖ₇の平均値は、０に近づく。

【００９３】図１４は、この実施形態の駆動回路におけ
る各信号のタイミングの他の例を示している。ここで
は、各水平走査期間毎に、前半期間で第１パルスＴｍが
「０」となり、後半期間で第１パルスＴｍが「１」とな
る。また、連続する２つの水平走査期間で、第２パルス
Ｔｍ’が「０」となり、引き続く他の２つの水平走査期
間の前半期間でのみ、第２パルスＴｍ’が「１」とな
る。

【００９４】この結果、連続する２つの水平走査期間に
おいては、各前半期間で、第１及び第２パルスＴｍ，Ｔ
ｍ’の「０」に応答して、アンド回路ＡＮ₈から「１」
が出力され、アナログスイッチＡＳＷ₈のみがオンとな
り、各補正電圧±Ｖ₈がデータ信号線に出力される。ま
た、各後半期間で、第１パルスＴｍの「１」に応答し
て、各スイッチ制御信号Ｓ₀〜Ｓ₇のうちのいずれかが送
出され、各アナログスイッチＡＳＷ₀〜ＡＳＷ₇のいずれ
かがオンとなり、各階調電圧±Ｖ₀〜±Ｖ₇のいずれかが
信号電圧として出力される。

【００９５】引き続いて、他の２つの水平走査期間にお
いては、各前半期間で、第２パルスＴｍ’の「１」に応
答して、アナログスイッチＡＳＷ₉のみがオンとなり、
各補正電圧±Ｖ₉がデータ信号線に出力される。また、
各後半期間で、第１パルスＴｍの「１」に応答して、各
スイッチ制御信号Ｓ₀〜Ｓ₇のうちのいずれかが送出さ
れ、各アナログスイッチＡＳＷ₀〜ＡＳＷ₇のいずれかが
オンとなり、各階調電圧±Ｖ₀〜±Ｖ₇のいずれかが信号
電圧として出力される。

【００９６】これによって、各水平走査期間の前半期間
のみを通して見た場合、各水平走査期間の前半期間の補
正電圧±Ｖ₈，±Ｖ₉の平均値が０になる。あるいは、各
水平走査期間の前半期間及び後半期間を共に通して見た
場合でも、各水平走査期間の各補正電圧±Ｖ₈，±Ｖ₉及
び各信号電圧±Ｖ₀〜±Ｖ₇の平均値は、０に近づく。

【００９７】なお、この第７実施形態と同様に、図５に
示す駆動回路においても、複数種類の補正電圧を設定す
ると共に、第１及び第２パルスＴｍ，Ｔｍ’を設定して
おけば、これらのパルスＴｍ，Ｔｍ’をデコーダＤＥＣ
-1に入力して、各補正電圧のいずれかを選択して逐次出
力することができる。また、３種類以上の補正電圧を設
定しておき、これらの補正電圧のいずれかを選択して逐
次出力することも容易に成し得る。

【００９８】（第８実施形態）図１５は、この発明の駆
動回路の第８実施形態を示している。この実施形態の駆
動回路は、図３のアンド回路ＡＮ₀の代わりに、各アン
ド回路ＡＮ₀₁，ＡＮ_０２及びオア回路ＮＯ_０１を設ける
と共に、アンド回路ＡＮ₇の代わりに、アンド回路ＡＮ
₁₁及びオア回路ＮＯ₁₁を設け、第１パルスＴｍを各アン
ド回路ＡＮ₀₁，ＡＮ₀₂，ＡＮ₁₁及び各アンド回路ＡＮ₁
〜ＡＮ₆に加えると共に、第２パルスＴｍ’をアンド回
路ＡＮ₀₁，ＡＮ₁₁及びオア回路ＮＯ₁₁に加えている。

【００９９】図１６は、この実施形態の駆動回路におけ
る各信号のタイミングの一例を示している。１水平走査
期間の前半期間で、第１パルスＴｍが「０」のときに
は、６つの各アンド回路ＡＮ₁〜ＡＮ₆がオフとなる。ま
た、第１及び第２パルスＴｍ，Ｔｍ’が共に「０」のと
きには、アンド回路ＡＮ₀₁及びオア回路ＮＯ₀₁から
「１」が出力されて、アナログスイッチＡＳＷ₀のみが
オンとなり、補正電圧Ｖ₀がデータ信号線に出力され
る。引き続いて、第２パルスＴｍ’が「１」になると、
オア回路ＮＯ₁₁から「１」が出力されて、アナログスイ
ッチＡＳＷ₇のみがオンとなり、補正電圧Ｖ₇がデータ信
号線に出力される。したがって、１水平走査期間の前半
期間には、各補正電圧Ｖ₀，Ｖ₇が順次交代で出力される
ことになる。

【０１００】この後、１水平走査期間の後半期間で、第
１パルスＴｍが「１」、第２パルスＴｍ’が「０」のと
きには、アンド回路ＡＮ₀₁がオフとなり、かつ各アンド
回路ＡＮ₀₂，ＡＮ₁₁及び各アンド回路ＡＮ₁〜ＡＮ₆がオ
ンとなり、各スイッチ制御信号Ｓ₀〜Ｓ₇のうちのいずれ
かがオア回路ＮＯ₀₁、各アンド回路ＡＮ₁〜ＡＮ₆及びオ
ア回路ＮＯ₁₁のいずれかを介して送出されて、各アナロ
グスイッチＡＳＷ₀〜ＡＳＷ₇のいずれかがオンとなり、
各階調電圧Ｖ₀〜Ｖ₇のいずれかが信号電圧として出力さ
れる。

【０１０１】また、各水平走査期間毎に、各補正電圧Ｖ
₀，Ｖ₇及び各階調電圧Ｖ₀〜Ｖ₇の極性が反転しているの
で、各水平走査期間の前半期間のみを通して見た場合、
各水平走査期間の前半期間の補正電圧±Ｖ₀，±Ｖ₇の平
均値が０になる。あるいは、各水平走査期間の前半期間
及び後半期間を共に通して見た場合でも、各水平走査期
間の補正電圧±Ｖ₀，±Ｖ₇及び各信号電圧±Ｖ₀〜±Ｖ₇
の平均値は、０に近づく。

【０１０２】図１７は、この実施形態の駆動回路におけ
る各信号のタイミングの他の例を示している。ここで
は、各水平走査期間毎に、前半期間で第１パルスＴｍが
「０」となり、後半期間で第１パルスＴｍが「１」とな
る。また、連続する２つの水平走査期間で、第２パルス
Ｔｍ’が「０」となり、引き続く他の２つの水平走査期
間の前半期間でのみ、第２パルスＴｍ’が「１」とな
る。

【０１０３】この結果、連続する２つの水平走査期間に
おいては、各前半期間で、第１及び第２パルスＴｍ，Ｔ
ｍ’の「０」に応答して、アンド回路ＡＮ₀₁及びオア回
路ＮＯ₀₁から「１」が出力され、アナログスイッチＡＳ
Ｗ₀のみがオンとなり、各補正電圧±Ｖ₀がデータ信号線
に出力される。また、各後半期間で、第１パルスＴｍの
「１」に応答して、アンド回路ＡＮ₀₁がオフとなり、か
つ各アンド回路ＡＮ₀₂，ＡＮ₁₁及び各アンド回路ＡＮ₁
〜ＡＮ₆がオンとなり、各スイッチ制御信号Ｓ₀〜Ｓ₇の
うちのいずれかがオア回路ＮＯ₀₁、各アンド回路ＡＮ₁
〜ＡＮ₆及びオア回路ＮＯ₁₁のいずれかを介して送出さ
れて、各アナログスイッチＡＳＷ₀〜ＡＳＷ₇のいずれか
がオンとなり、各階調電圧Ｖ₀〜Ｖ₇のいずれかが信号電
圧として出力される。

【０１０４】引き続いて、他の２つの水平走査期間にお
いては、各前半期間で、第２パルスＴｍ’の「１」がオ
ア回路ＮＯ₁₁を介してアナログスイッチＡＳＷ₇に加え
られ、このアナログスイッチＡＳＷ₇のみがオンとな
り、各補正電圧±Ｖ₇がデータ信号線に出力される。ま
た、各後半期間で、第１パルスＴｍの「１」に応答し
て、アンド回路ＡＮ₀₁がオフとなり、かつ各アンド回路
ＡＮ₀₂，ＡＮ₁₁及び各アンド回路ＡＮ₁〜ＡＮ₆がオンと
なり、各スイッチ制御信号Ｓ₀〜Ｓ₇のうちのいずれかが
送出されて、各アナログスイッチＡＳＷ₀〜ＡＳＷ₇のい
ずれかがオンとなり、各階調電圧Ｖ₀〜Ｖ₇のいずれかが
信号電圧として出力される。

【０１０５】これによって、各水平走査期間の前半期間
のみを通して見た場合、各水平走査期間の前半期間の各
補正電圧±Ｖ₀，±Ｖ₇の平均値が０になる。あるいは、
各水平走査期間の前半期間及び後半期間を共に通して見
た場合でも、各水平走査期間の各補正電圧±Ｖ₀，±Ｖ₇
及び各信号電圧±Ｖ₀〜±Ｖ₇の平均値は、０に近づく。

【０１０６】なお、この第８実施形態と同様に、図７に
示す駆動回路においても、第１及び第２パルスＴｍ，Ｔ
ｍ’を設定し、これらのパルスＴｍ，Ｔｍ’をデコーダ
ＤＥＣ-2に入力すれば、各階調電圧のうちから２つを補
正電圧として選択して逐次出力することができる。ま
た、各階調電圧のうちから３つ以上を補正電圧として選
択して逐次出力することも容易に成し得る。

【０１０７】なお、本発明は、上記各実施形態に限定さ
れるものでなく、多様に変形することができる。例え
ば、今回は３ビットのデジタル画像データを例示してい
るが、２ビット、あるいは４ビット以上のデジタル画像
データであって、より多くの階調電圧を選択的に出力す
る構成であっても良い。

【０１０８】

【発明の効果】以上説明した様に、本発明によれば、液
晶表示パネルにおけるＴＦＴのソース・ドレイン間の抵
抗と容量を原因として、データ信号線の電位が画素の電
位（電荷）に与える影響によって生じる表示の不具合の
発生を防止することができる。また、従来の駆動回路に
対して、あまり複雑な構成とすることなく実現できる。
さらに、本発明の駆動回路は、パルスのタイミングを変
えることにより、従来の駆動回路の出力波形を実現する
こともできる。つまり、用途によって使い分けることが
可能である。

【図面の簡単な説明】

【図１】この発明の駆動回路の第１実施形態を示すブロ
ック図

【図２】図１の駆動回路における各信号のタイミングを
示すタイミングチャート

【図３】この発明の駆動回路の第２実施形態を示すブロ
ック図

【図４】図２の駆動回路における各信号のタイミングを
示すタイミングチャート

【図５】この発明の駆動回路の第３実施形態を示すブロ
ック図

【図６】図５の駆動回路におけるデコーダの入出力関係
を示す図

【図７】この発明の駆動回路の第４実施形態を示すブロ
ック図

【図８】図７の駆動回路におけるデコーダの入出力関係
を示す図

【図９】この発明の駆動回路の第５実施形態を示すブロ
ック図

【図１０】この発明の駆動回路の第６実施形態を示すブ
ロック図

【図１１】図１０の駆動回路における各信号のタイミン
グを示すタイミングチャート

【図１２】この発明の駆動回路の第７実施形態を示すブ
ロック図

【図１３】図１２の駆動回路における各信号のタイミン
グを示すタイミングチャート

【図１４】図１２の駆動回路における各信号のタイミン
グの他の例を示すタイミングチャート

【図１５】この発明の駆動回路の第８実施形態を示すブ
ロック図

【図１６】図１５の駆動回路における各信号のタイミン
グを示すタイミングチャート

【図１７】図１５の駆動回路における各信号のタイミン
グの他の例を示すタイミングチャート

【図１８】この発明の駆動回路における各信号のタイミ
ングを示すタイミングチャート

【図１９】従来の駆動回路を示すブロック図

【図２０】図１９の駆動回路における出力回路を示すブ
ロック図

【図２１】図１９の駆動回路における各信号のタイミン
グの一例を示すタイミングチャート

【図２２】図１９の駆動回路における各信号のタイミン
グの他の例を示すタイミングチャート

【図２３】図１９の駆動回路における各信号のタイミン
グの別の例を示すタイミングチャート

【図２４】画素の構造を示す等価回路

【図２５】画素の構造を示す他の等価回路

【図２６】液晶表示装置の画面の表示パターンを示す図

【図２７】図２６の表示パターンを拡大して示す図

【図２８】図１９の駆動回路における各信号のタイミン
グの更に他の例を示すタイミングチャート

【符号の説明】

Ｔ_SMP標本化パルスＭ_SMP標本化メモリＬＳラッチストローブ信号Ｍ_H保持メモリＯＰＣ出力回路Ｖ₀〜Ｖ₉ 階調電圧Ｓ₀〜Ｓ₈ スイッチ制御信号ＤＥＣデコーダＤＬデータ信号線ＡＷＳ₀〜ＡＷＳ₉ アナログスイッチＨ_sync 水平同期信号Ｖ_COM 共通電極電圧Ｖsync 垂直同期信号Ｗ₀ データ信号線を通じて画素に表示データ［０］を
書き込む場合の駆動波形Ｗ₀₇ データ信号線を通じて画素に交互に表示データ
［０］、［７］を書き込む場合の駆動波形Ｖａ１フレーム期間の出力波形Ｗ₀の平均電圧ＶａｌＷ₀₇の最初のフレームの平均電圧Ｖａ２Ｗ₀₇の次のフレームの平均電圧 △Ｖａ（＋）Ｖａに対するＶａ１の正方向へのずれ △Ｖａ（−）Ｖａに対するＶａ２の負方向へのずれＣ_LC 画素容量Ｃｓ補助容量ＣｇｄＴＦＴのゲート電極とドレイン電極とによって
生じる浮遊容量Ｒｏｆｆオフ抵抗ＣｓｄＴＦＴのソース電極とドレイン電極とによって
生じる浮遊容量ＰＯＬ極性信号Ｄ₀〜Ｄ₂ ３ビットのデジタル画像データＴｍ、Ｔｍ’ パルス

Claims

【特許請求の範囲】

【請求項１】マトリクス状に配列された複数の画素電
極と、このマトリクス配列の各列に沿って設けられたそ
れぞれのデータ信号線と、このマトリクス配列の各行に
沿って設けられた各ゲート信号線と、各画素電極に付設
されたそれぞれのスイッチング素子とを備え、各ゲート
信号線を順次選択して、選択したゲート信号線に沿って
配列された各スイッチング素子をオンにし、各データ信
号線の信号電圧を該各スイッチング素子を通じて該ゲー
ト信号線に沿って配列された各画素電極に与える液晶表
示装置の駆動回路において、各データ信号線の信号電圧をゲート信号線に沿って配列
された各スイッチング素子を通じて各画素電極に与える
期間を前半期間と後半期間に分割して、前半期間には該
各データ信号線から該各スイッチング素子を通じて該各
画素電極に予め定められた各補正電圧のいずれかを加
え、後半期間には該各データ信号線から該各スイッチン
グ素子を通じて該各画素電極にそれぞれの信号電圧を加
え、各ゲート信号線の選択の度にデータ信号線に加えられる
各前半期間の補正電圧の平均値が略一定となる様に、各
前半期間の補正電圧を定める液晶表示装置の駆動回路。
【請求項２】信号電圧は、予め定められた各階調レベ
ルに対応するそれぞれの電圧のいずれかであって、補正電圧は、該各階調レベルに対応するそれぞれの電圧
から選択される請求項１に記載の液晶表示装置の駆動回
路
【請求項３】補正電圧は、各階調レベルに対応するそ
れぞれの電圧のうちの２つ以上である請求項２に記載の
液晶表示装置の駆動回路。